CN115802602B - 三维堆叠装置及方法、电路板和电子设备 - Google Patents

Abstract

本发明公开了一种三维堆叠装置及方法、电路板和电子设备。为解决现有神经网络扩展资源浪费大、成本高的技术问题，本发明公开了所述第一类电路板配置有至少一个资源可拓展芯片；所述第一类电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述第一类电路板所在平面对称排布，n为正整数；在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。本发明可实现仅通过简单垂直堆叠电路板来拓展神经网络至需要的规模，具有紧凑性和灵活性，操作简单且不浪费资源。本发明适于类脑计算领域。

Description

三维堆叠装置及方法、电路板和电子设备

技术领域

本发明涉及一种三维堆叠装置及方法、电路板和电子设备，尤其涉及一种通过三维堆叠的方式拓展脉冲神经网络硬件资源的三维堆叠装置及方法、电路板和电子设备领域。

背景技术

可拓展性是评价芯片设计优劣的重要指标之一。不少芯片本身往往带有各种可拓展资源，比如存储、神经网络、计算资源等。很多场景中，人们希望这些资源可以很方便地、低成本地拓展。

芯粒或小芯片（Chiplet）是一种芯片“模块化”设计方案，通过2D/2.5D/3D集成封装等技术将多个不通功能模块（比如CPU、GPU、ISP等）所在的集成电路组合在一起，构建成一个更大的系统级芯片（SoC)。目前平面级联的实现较容易，如现有技术1。

现有技术1：US20220013504A1。

神经形态芯片（neuromorphic chips）具有仿生性、超低功耗的特点，包括大量的硅神经元，通过离散的脉冲事件通信，也被称为脉冲神经网络处理器芯片。现有技术中，为了拓展脉冲神经网络的规模，常规且便捷的做法是将多个神经形态芯片放在板（Board）上的Mesh网格中，通过芯片-芯片总线直接地传输脉冲事件以实现连接，比如现有技术2中的图5。

现有技术2：CN114372568A。

但是对于不同的应用有着不同的需求，需要的网络规模也不同，这就导致不同的情况对应不同数量的芯片需求。先前固定特定数量的芯片（比如4×4）于板上的方案，要么超出实际芯片数量需求，浪费大量不必要的芯片资源和面积，要么通过复杂且困难的跳线方案或者借助FPGA/PC扩大网络规模。

现有技术3：CN112257848A。

一般地，对于任何有资源规模拓展需求（包括但不限于神经网络）的场景，都需要一种简便且不浪费资源的解决方案。比如，在实施3D封装芯片或3D集成电路时，如果每一层裸晶都不一样，那么就需要单独设计和制造每一层裸晶，这将导致巨大的设计、制造、测试成本，且总产量还受良品率的影响，并且不同的应用需求及对应的规模需求，可能进一步导致各种成本的增加。

如果能根据需求，如同“搭积木”般灵活便捷地（尤其是垂直方向）利用相同的硬件资源拓展规模，将十分有利地解决上述难题。

发明内容

为了解决或缓解上述部分或全部技术问题，本发明是通过如下技术方案实现的：

一种三维堆叠装置，包括至少两个第一类电路板，所述第一类电路板配置有至少一个资源可拓展芯片；所述第一类电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述第一类电路板所在平面对称排布，n为正整数；在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

所述资源可拓展芯片是包括神经网络处理器的神经网络处理器芯片。

所述神经网络处理器芯片是脉冲神经网络处理器芯片。

所述脉冲神经网络处理器芯片包括网格引脚；基于第一类电路板的顶部焊盘和底部焊盘所构成的网格焊盘，配置于相邻的第一类电路板上的所述脉冲神经网络处理器芯片的网格引脚之间相互通信，以实现相邻脉冲神经网络处理器芯片中脉冲神经网络的扩展；属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

所述脉冲神经网络处理器芯片包括独立引脚，所述独立引脚经第一类电路板的独立焊盘独立访问位于母板上的焊盘，其中所述独立焊盘包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘，且应用旋转编码映射逻辑。

对于所述脉冲神经网络处理器芯片的任一独立引脚，所述第一类电路板配置有N+1个顶部焊盘和N+1个底部焊盘；所述N+1个顶部焊盘和N+1个底部焊盘关于所述第一类电路板所在平面对称排布，且使用旋转编码映射逻辑建立电气连接关系，其中N为正整数。

所述三维堆叠装置最大可识别地支持N个所述第一类电路板。

所述n个顶部焊盘与n个底部焊盘共同构成一个焊盘群；所述第一类电路板包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

所述第一类电路板包括n组顶部焊盘和n组底部焊盘，且该些焊盘关于所述第一类电路板所在平面对称排布；在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚，与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接。

所述n个顶部焊盘位于相同区域，所述n个底部焊盘位于另一相同区域。

所述独立焊盘包括用于第一类电路板识别的识别焊盘；基于所述识别焊盘的电平，判断三维堆叠装置中堆叠的第一类电路板的数量，或/和任一第一类电路板在三维堆叠装置中的位置。

所述脉冲神经网络处理器芯片包括：局部引脚，其不与第一类电路板顶部焊盘或/和底部焊盘耦接。

通过所述局部引脚，该三维堆叠装置与传感器耦接。

所述脉冲神经网络处理器芯片包括：共享引脚，其与第一类电路板的共享焊盘耦接；所述共享焊盘所包括的且对称排布的顶部焊盘和底部焊盘之间垂直耦接。

所述三维堆叠装置还包括母板；所述母板中至少一部分焊盘与所述三维堆叠装置中最顶侧或最底侧的第一类电路板的顶部焊盘或底部焊盘之间垂直耦接。

所述母板中所述至少一部分焊盘包括识别焊盘，其数量与第一类电路板中的识别焊盘的数量相同。

所述资源可拓展芯片至少包括：网格引脚，独立引脚和共享引脚；所述第一类电路板包括与网格引脚，独立引脚和共享引脚相对应耦接的网格焊盘，独立焊盘和共享焊盘，且均对应包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘；其中属于所述独立焊盘的顶部焊盘和底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

属于所述共享焊盘且关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；或/和，属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述资源可拓展芯片对应的引脚耦接。

所述资源可拓展芯片是脉冲神经网络处理器芯片；所述资源可拓展芯片还包括局部引脚，其不与第一类电路板顶部焊盘或/和底部焊盘耦接。

相邻的第一类电路板之间的焊盘通过板对板连接器耦接。

一种三维堆叠方法，该三维堆叠方法至少应用于多个第一类电路板，所述第一类电路板配置有至少一个资源可拓展芯片；在所述第一类电路板上设置顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述第一类电路板所在平面对称排布，n为正整数；在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

所述第一类电路板包括的另一部分顶部焊盘和另一部分底部焊盘，关于所述第一类电路板所在平面对称排布；所述另一部分顶部焊盘和另一部分底部焊盘之间：垂直耦接，或/和，分别相互独立地与所述资源可拓展芯片对应的引脚耦接。

所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接。

所述n个底部焊盘与所述n个顶部焊盘：被用于识别第一类电路板的数量或位置，或被用于传输数据。

相邻的第一类电路板之间的焊盘通过板对板连接器耦接。

所述资源可拓展芯片是脉冲神经网络处理器芯片；

所述脉冲神经网络处理器芯片，其至少包括：网格引脚，独立引脚和共享引脚；所述第一类电路板包括与网格引脚，独立引脚和共享引脚相对应耦接的网格焊盘，独立焊盘和共享焊盘，且均对应包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘；其中属于所述独立焊盘的顶部焊盘和底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系；属于所述共享焊盘且关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

在堆叠若干所述第一类电路板的一侧，通过垂直耦接的方法耦接母板和第一类电路板中的一个。

一种电路板，所述电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述电路板所在平面对称排布，n为正整数；在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系；所述电路板配置至少一个资源可拓展芯片；所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接。

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

所述资源可拓展芯片是脉冲神经网络处理器芯片。

所述n个顶部焊盘与n个底部焊盘共同构成一个焊盘群；所述电路板包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

所述电路板包括n组顶部焊盘和n组底部焊盘，且该些焊盘关于所述电路板所在平面对称排布；在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

所述n个顶部焊盘位于相同区域，所述n个底部焊盘位于另一相同区域。

所述资源可拓展芯片的一个引脚，或与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚，可以拉高或拉低与之耦接的顶部焊盘或/和底部焊盘。

所述资源可拓展芯片是脉冲神经网络处理器芯片；所述脉冲神经网络处理器芯片，其至少包括：网格引脚，独立引脚和共享引脚；所述电路板包括与网格引脚，独立引脚和共享引脚相对应耦接的网格焊盘，独立焊盘和共享焊盘，且均对应包括关于所述电路板所在平面对称排布的顶部焊盘和底部焊盘；其中属于所述独立焊盘的顶部焊盘和底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

属于所述共享焊盘且关于所述电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；或/和，属于所述网格焊盘的顶部焊盘和底部焊盘关于所述电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

第一种电子设备，该电子设备包括如前任一项所述的三维堆叠装置，或包括如前任一项所述的电路板。

一种堆叠芯片，所述堆叠芯片包括若干第一类型裸晶；所述第一类型裸晶包括至少n个焊盘，n为正整数；至少通过一个再分布层，实现旋转编码映射逻辑，为相邻的两个第一类型裸晶各自的所述至少n个焊盘之间建立电气连接关系。

所述若干第一类型裸晶之间，均包括实现旋转编码映射逻辑的再分布层，为相邻的两个第一类型裸晶各自的所述至少n个焊盘之间建立电气连接关系。

所述相邻的两个第一类型裸晶各自的所述至少n个焊盘之间，存在一个或两个及其以上的移位或错位的电气连接关系。

所述n个焊盘共同构成一个焊盘群；所述第一类型裸晶包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

所述第一类型裸晶包括n组焊盘，且每组焊盘中均包括若干焊盘；在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

所述第一类型裸晶包括独立焊盘，用于每个第一类型裸晶和控制裸晶耦接。

所述第一类型裸晶还包括网格焊盘或/和共享焊盘；其中，网格焊盘用于实现第一类型裸晶之间的资源拓展，共享焊盘用于所有第一类型裸晶之间的电源或信息共享。

相邻两个第一类型裸晶的共享焊盘之间，不应用旋转编码映射逻辑。

相邻两个第一类型裸晶的独立焊盘之间，应用旋转编码映射逻辑。

所述第一类型裸晶还包括局部焊盘，该局部焊盘被用于与事件驱动传感器耦接。

所述堆叠芯片还包括控制裸晶，其与第一类型裸晶的所述至少n个焊盘耦接。

所述控制裸晶包括微处理器。

所述独立焊盘包括用于识别第一类型裸晶的识别焊盘。

相邻的两个第一类型裸晶的网格焊盘中的输出焊盘与对应的输入焊盘耦接。

相邻的两个第一类型裸晶的共享焊盘中位置对等的焊盘相耦接。

所述第一类型裸晶包括独立焊盘，用于每个第一类型裸晶和控制裸晶耦接；

所述第一类型裸晶还包括网格焊盘，用于实现第一类型裸晶之间的资源拓展；所述第一类型裸晶还包括共享焊盘，用于所有第一类型裸晶之间的电源或信息共享；相邻两个第一类型裸晶的独立焊盘之间，应用旋转编码映射逻辑；相邻的两个第一类型裸晶的网格焊盘中的输出焊盘与对应的输入焊盘耦接；相邻的两个第一类型裸晶的共享焊盘中位置对等的焊盘相耦接。

第二种电子设备，该电子设备包括如前任一项所述的堆叠芯片。

本发明的部分或全部实施例，具有如下有益技术效果：

1）可拓展性：通过焊接在PCB上的板对板（Board-to-Board）连接器，可以通过简单地垂直堆叠电路板（构成三维堆叠板组）或芯片来拓展网络规模至需要的规模。

2）利用旋转/移位编码，减少了IO数量，且堆叠的数量越多，效果越明显；

3）模块化：所有的电路板或芯片都相同，无关该电路板或芯片所处的位置；单一的电路板或芯片设计，可以应用于任意位置；

4）灵活性：控制电路板，比如FPGA或微控制器（MCU），能够被添加在三维堆叠板组的任意一侧，且能够独立连接至任一电路板以及任一控制引脚/焊盘；

5）紧凑性：3D堆叠，可以使整个系统的体积被最小化。

更多的有益效果将在优选实施例中作进一步的介绍。

以上披露的技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案同样属于本发明文件所公开的众多技术方案的一部分，该部分披露的技术特征与后续具体实施方式部分公开的技术特征、未在说明书中明确描述的附图中的部分内容，以相互合理组合的方式披露更多的技术方案。

本发明任意位置所披露的所有技术特征所组合出的技术方案，用于支撑对技术方案的概括、专利文件的修改、技术方案的披露。

附图说明

图1为某实施例中子板顶部结构示意图；

图2为某实施例中子板底部结构示意图；

图3为某实施例中子板堆叠示意图；

图4为某实施例中相邻芯片中神经网络扩展的示意图；

图5是相邻子板通信示意图；

图6是旋转编码的示意图；

图7为芯片某独立引脚在堆叠子板上布局的示意图；

图8为本发明某实施例中多个板垂直堆叠侧面示意图；

图9为某实施例中任意子板上识别焊盘的分布图；

图10为某优选实施例中堆叠时多个子板上识别焊盘的分布图；

图11为某优选实施例中堆叠时多个子板上识别信号旋转连接示意图；

图12为实施例中子板堆叠数量对应各子板识别信号的示意图；

图13是旋转编码电气连接关系与信号逻辑转移关系示意图；

图14是一阶旋转编码电气连接关系示意图；

图15是芯片的网格引脚和网格焊盘的电气连接逻辑关系图；

图16是芯片类实施例中裸晶的独立焊盘的电气连接逻辑关系图；

图17是芯片类实施例中裸晶的网格焊盘的电气连接逻辑关系图；

图18是芯片类实施例中裸晶的共享焊盘的电气连接逻辑关系图。

具体实施方式

由于不能穷尽描述各种替代方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案中的要点内容进行清楚、完整地描述。对于下文未详细披露的其它的技术方案和细节，一般均属于本领域通过常规手段即可实现的技术目标或技术特征，限于篇幅，本发明不对其详细介绍。

除非是除法的含义，本发明中任意位置的“/”均表示逻辑“或”。本发明任意位置中的“第一”、“第二”等序号仅仅用于描述上的区分标记，并不暗示时间或空间上的绝对顺序，也不暗示冠以这种序号的术语与冠以其它定语的相同术语必然是不同的指代。

本发明会对各种用于组合成各种不同具体实施例的要点进行描述，这些要点将被组合至各种方法、产品中。在本发明中，即便仅在介绍方法/产品方案时所描述的要点，意味着对应的产品/方法方案也明确地包括该技术特征。

本发明中任意位置处描述存在或包括某步骤、模块、特征时，并不暗示这种存在是排它性地唯一存在，本领域技术人员完全可以根据本发明所披露的技术方案而辅以其它技术手段而获得其它实施例；基于本发明中具体实施例描述的要点，本领域技术人员完全可以对某些技术特征施加替换、删减、增加、组合、调换顺序等手段，获得一个仍遵循本发明构思的技术方案。这些未脱离本发明技术构思的方案也在本发明保护范围之内。

名词解释：

神经形态芯片：具有事件驱动特性，事件发生了才驱动进行计算或处理，在硬件电路上实现了超高实时性和超低功耗。是一种特殊的神经网络处理器芯片，具有仿生性，也称为类脑芯片，或脉冲神经网络处理器芯片。任意基于地址事件表达（Address EventRepresentation，AER）协议或其变化协议的芯片，均可称为神经形态芯片，本发明对此不作限制。在未特殊说明的情况下，本发明具体实施例中所描述的芯片均指神经形态芯片。

脉冲神经网络（Spiking neural network，SNN）：事件驱动的神经形态芯片中的一种，是第三代人工神经网络，具有丰富的时空动力学特征、多样的编码机制、事件驱动特性，计算代价小、功耗低。与人工神经网络ANN相比，SNN更仿生和先进，基于SNN的类脑计算（brain-inspired computing）或神经形态计算（neuromorphic computing）在性能、计算开销上比传统的AI芯片具有更优的表现。

地址事件表达（Address Event Representation，AER）：用于神经形态芯片之间或芯片内部模块间通信，包括事件产生的地址（如被激发产生事件的像素坐标）、事件产生的时间戳。AER协议可以在神经元之间建立虚拟连接，利于神经形态芯片高效硬件实现。在某些情形下，可将AER信号转换为SAER（串行地址事件表达，Serial Address EventRepresentation）以提高传输效率。具体参考中国专利CN 114372019B。

以下以电路板的三维堆叠为例介绍本发明，该构思同样可以被移至其它应用场景中，比如芯片级/晶圆级三维堆叠。

在某实施例中，本发明基于电路板实现了芯片在垂直方向的堆叠，涉及多个子板（至少一个或两个及以上）的堆叠，一个及以上的子板与母板的堆叠等等，本发明对此不做限制。

为了以示区分，对于包含控制器（FPGA，MCU等）的电路板或类似物（未示出），在本发明中被称之为母板。

对于包含资源可拓展芯片（举例而非限制地，神经形态芯片、ANN芯片）的电路板或类似物，在本发明中被称之为子板（在电路板组类实施例中也称第一类电路板）。每个子板包括顶部和底部，假设顶部为与芯片耦接的面（也称为正面），底部为顶部的反面（也称为背面），通常底部焊盘与母板上的焊盘耦接、底部和顶部的焊盘之间可以实现耦接，举例地可以借助板对板连接器实现耦接。

本发明中正面、反面以及顶部、底部仅仅是用于区分描述的术语，不构成绝对限制，在某些情形下完全可以互换。本发明对每个子板上是否使用同一款神经形态芯片不做限制。

基于事件通信的神经形态芯片功耗极低，可以低至微瓦或毫瓦级，能够有效适应在垂直方向堆叠时的散热难题。

每个子板的顶部和底部均包括焊盘，通常还可以包括至少一个固定孔。焊盘用于与其它子板或母板连接，焊盘包括至少一个焊盘，用于与对应引脚或信号线连接，至少一部分顶部焊盘与至少一部分底部焊盘关于子板所在平面而对称排布，即顶部焊盘与底部焊盘在子板上的投影位置相同，以便于板对板连接器实现不同子板之间的耦接（在实际应用中，可能出于某些需要而存在其它使用用途的焊盘，它们属于前述至少一部分焊盘外的另一部分）；固定孔用于固定电路板，也称为定位孔或螺钉孔，本发明并不限定顶部或底部焊盘的排列方式，顶部焊盘可以有一个或一对或两个以上等，且位置可根据实际需要而设定，只要顶部与底部的焊盘对称排布，能够实现垂直堆叠时的正确逻辑即可。

现以电路板类实施例为例，介绍本发明涉及的产品及方法的技术内容，披露的技术内容很容易拓展至芯片类实施例。如图1和图2所示，电路板的顶部和底部均具有一对焊盘，顶部焊盘分别位于子板的东侧和西侧（由图确定），此外顶部焊盘还可分别位于子板的北侧、南侧，或者顶部焊盘同时包括位于东侧、西侧、北侧和南侧位置的焊盘等，本发明对焊盘的数量和位置不以此为限。

图1为某实施例中子板顶部结构示意图，其包括一对焊盘，以及芯片焊盘，芯片焊盘用于焊接芯片引脚，将芯片正确地焊接至子板上。可选地，子板还可以包括如图中所示的丝印等。所述芯片可以为资源可拓展芯片。优选地，所述资源可拓展芯片为神经形态芯片，通过组合多个神经形态芯片，可以使用更大规模的神经网络规模。

在图1所示的优选实施例中，顶部至少包括两组焊盘：J1和J2，分别位于西侧和东侧，焊盘J1包括A和B两列焊盘，焊盘J2也包括A和B两列焊盘，焊盘的数量和分布均可根据实际情况进行设定，本发明不做限定。

图2为某实施例中子板底部结构示意图，其至少包括两组焊盘：J3和J4。子板底部焊盘（J3和J4）的排列布局与子板顶部焊盘（J1和J2）的排列布局相对应，实现关于子板所在平面的对称排布，由此为可利用相同硬件资源轻松实现规模拓展提供基础。

示例地，子板底部焊盘J3包括A和B两列焊盘，分别与相邻子板顶部焊盘J1的B列、A列焊盘对应连接，子板底部焊盘J4包括A和B两列焊盘，分别与相邻子板顶部焊盘J2的B列、A列焊盘对应连接。

在母板中，可以仅包括一对焊盘，焊盘位于母板的底部或顶部，其具体位置取决于母板连接至三维堆叠板组（也即三维堆叠装置，简称堆叠板组；三维堆叠板组包括堆叠子板，但可以含或不含母板）的顶部或底部。例如，堆叠板组中包括第一子板和第二子板、第三子板（均属于第一类电路板），若母板与第一子板底部的两组焊盘（J3、J4）相连，则第一子板顶部的两组焊盘（J1、J2）分别与第二子板底部的两组焊盘（J3、J4）对应连接，第二子板顶部的两组焊盘（J1、J2）分别与第三子板底部的两组焊盘（J3、J4）对应连接，依次类推。若母板与第一子板顶部的两组焊盘（J1、J2）相连，则第一子板底部的两组焊盘（J3、J4）分别与第二子板顶部的两组焊盘（J1、J2）对应连接，以此类推。

图3为本发明某优选实施例中多个子板堆叠示意图，子板Board_0至Board_3分别搭载资源可拓展芯片（比如神经形态芯片）Chip_0至Chip_3。每个子板可以视为随芯片面积增大而实现资源的二维拓展，该4个子板还实现了垂直方向的拓展，因而实现存储、计算、神经网络等资源的三维堆叠。

图4为某实施例中相邻芯片中神经网络扩展的示意图，一个芯片的“东”事件总线（引脚）与相邻芯片的“西”事件总线（引脚）经焊盘而对应地连接，依次级联，实现神经网络的拓展。

图5是与图4对应的相邻子板通信示意图，每个子板的顶部、底部分别有一对事件总线，例如顶部的焊盘上分布有东事件输入总线、东事件输出总线，底部的焊盘上分布有西事件输入总线、西事件输出总线。可替代地，一对东事件总线（含输入总线、输出总线）位于底部焊盘，一对西事件总线（含输入总线、输出总线）位于顶部焊盘，本发明不以此为限。通过上述设置，本发明的相邻芯片可以在垂直方向扩展。东、西事件总线，是为神经形态芯片拓展脉冲神经网络规模的基础通信手段，在被实施为其它类型的资源可拓展芯片时，该部分焊盘/引脚可以是用于包括数据在内的基础传输装置。

通过相邻子板的垂直连接（如图5中，Borad_i与Borad_i+1的垂直连接），子板Borad_i顶部的“东”事件输出总线（out_E_data及相应的握手信号），以及在相邻子板Borad_i+1底部的“西”事件输入总线（in_W_data及相应的握手信号）进行通信，从而实现如图4所示的神经网络扩展。

具体地，子板Board_i顶部位于J1组中的东事件输出总线与相邻子板Board_i+1底部位于J3组中的西事件输入总线互补连接，Board_i底部位于J1组中的东事件输入总线与相邻子板Board_i+1底部位于J3组中的西事件输出总线互补连接，由此实现了垂直方向的3D连接。

可替代地，可利用相邻子板间的一对“南”事件总线和“北”事件总线实现神经网络的扩展，或者利用多对事件总线进行拓展。本发明并不限制上述事件总线的名称或具体位置，不论其位于子板顶部或/和底部焊盘，只要其在相邻子板间实现了互补连接即可。

在某实施例中，例如子板顶部包括一对的“东”事件总线、一对的“南”事件总线，子板底部包括与子板顶部相应事件总线互补的一对“西”事件总线、一对“北”事件总线，这些事件总线互补地与相邻子板交互的引脚进行通信，以实现神经网络的拓展。

在其他实施例中，在前述方案的基础上，可增加数据总线，以实现更多维方向的扩展，对应地，新增的数据总线与所有芯片均相连。优选地，所述数据总线用于传输AER事件。

在某些实施例中，子板顶部包括至少一个资源可拓展芯片，或者可在垂直或/和包括垂直外的其他多个方向级联其他子板，以实现诸如神经网络资源拓展，本发明不以此为限。

对于神经形态芯片的某类实施例，从神经形态芯片内部电路引出的接线/引脚（pins）可以分为四类/组（对应地，芯片焊盘可以分为四类/四组）：

1）局部引脚：指的是需要被外部访问但不被任一子板或母板访问的引脚，比如传感器前端、调试用的监控引脚、上电引脚。

2）网格引脚（也称为互补引脚）：互补地与相邻子板交互的引脚，以实现芯片的级联。广义地，该类引脚用于资源可拓展芯片的资源扩展（在神经形态芯片中，则通常为神经网络规模），其为多个资源可拓展芯片之间提供了数据通信基础。该类引脚在图4或图5中已有描述。

3）共享引脚：从母板接收但可能与所有子板分享（电源或信息）的引脚，比如电源供应、重置、配置数据总线。

4）独立引脚：指的是需要独立访问母板的信号引脚，比如配置控制信号、数字信号输出等，也称为控制引脚。

此外，各类芯片引脚的数量和名称可根据需求任意配置，本发明不以在子板顶部及底部焊盘上配置的芯片引脚类型为限。

为此，本发明子板上的焊盘（包括但不限于前述J1~J4焊盘）针对芯片的这四类引脚进行区别对待：

1）局部焊盘：该类焊盘不与子板顶部或/和底部的类似前述J1~J4焊盘耦接，而通常是直接与电路板边缘的接插件（header）连接（wired out）。

2）网格焊盘：该类焊盘的互补信号分别配置在匹配子板顶部和子板底部，例如子板顶部配置“东”事件输出总线、子板底部配置“西”事件输入总线，从而在子板Board_i顶部和相邻子板Board_i+1底部（或者子板Board_i底部和相邻子板Board_i+1顶部）垂直插接/连接时，实现对应信号的互补/配对连接或通信，其为多个资源可拓展芯片之间提供了数据通信的基础。在没有进一步的子板连接时，通常将相应网格焊盘（未配对或无互补的焊盘）发送的数据丢掉。

3）共享焊盘：坐落在顶部焊盘和底部焊盘的同一位置。换言之，对称排布的共享顶部焊盘和共享底部焊盘之间垂直（显然是垂直第一类电路板所在平面）耦接（直接耦接，不应用旋转编码）。

4）独立焊盘：源自不同芯片的独立引脚，在子板顶部或/和底部的焊盘上独立，经子板顶部或/和底部焊盘独立访问或连接至母板。因此，对于支持最大子板堆叠数量为N的堆叠板组（N为正整数），其任意子板的顶部或底部，这一类信号中的每个至少需要使用N或N+1（可区分地识别）个连接焊盘来进行表示，由于这至少N个独立引脚的每一个在芯片上的硬件表现是相同的，但在子板上却是独立的，这是本发明做出前所面临的重要挑战。为此，本发明使用旋转编码策略，本发明在子板上对这一类信号中的每组进行编码以对应不同子板。

本发明中的识别焊盘，可以视为独立焊盘中的一种，其可以与芯片的识别引脚（独立引脚的一种）耦接；某些情形下，芯片也可以没有识别引脚，但芯片某些引脚输出的信号经过转换等处理后，获得类似芯片识别引脚功能的引脚且与前述识别焊盘耦接（比如拉高ID_0信号），并最终与母板耦接。

在某实施例中，设不同子板搭载同一款芯片，每个芯片在同一位置均具有相同的独立引脚。对于每一个独立引脚，在每个子板的顶部或底部的焊盘（比如J1~J4中）的某些区域（优选为位置上临近的一片区域）处至少配置与最大堆叠数量N+1（或N）个焊盘（子板单侧），N为正整数。当焊盘数量为N+1时，此时N也就是整个系统最大可识别地支持可堆叠的子板数量。将与芯片任一独立引脚对应的子板顶部和底部焊盘视为一组；对于任意一组独立焊盘，其在所在子板顶部和底部而关于子板所在平面（显然指的是子板的中心截面所在平面）对称排布。

在某优选实施例中，本发明对子板上的资源可拓展芯片的某个独立引脚所对应的一组独立焊盘运用旋转编码策略，以在相邻子板垂直插接/连接/耦接时，实现对母板或主板或其它装置/模块的独立访问。

参考图6，其以8种代号信息为示例展示了旋转编码策略示意图。未应用旋转编码时（或应用旋转编码前），如该图左上角所示，编码前的代号0与代号0对应，编码前的代号1与代号1对应，……。而应用“一次”旋转编码，则编码前的代号0与代号1对应，编码前的代号1与代号2对应，……，编码前的代号7与代号0对应；应用“二次”旋转编码，则编码前的代号0与代号2对应，编码前的代号1与代号3对应，……，编码前的代号7与代号1对应；以此类推。旋转编码带来了类似错位的环排列效果，应用“几次”旋转编码将导致编码前后映射关系之间几个位置的错位。在本发明中，可以应用一次（优选）或两次及其以上旋转编码。

具体地，在子板底部焊盘与顶部焊盘对称位置处，对任意一组独立引脚，其在子板的底部焊盘上的排列与在顶部焊盘上对称位置处的排列实现一个位置的旋转（本发明中也称为移位）。此外，可根据实际需要设置进行两个或其他数量位置的旋转，本发明对此不进行限制。

图7示例的某实施例中，芯片的独立引脚在堆叠子板上布局的示意图，设N等于3，子板Board_0至Board_3分别搭载芯片Chip_0至Chip_3，各芯片引脚中的网格引脚、共享引脚和独立引脚中的部分或全部耦接至相应子板对应的顶部或/和底部焊盘，由此实现可扩展资源超3D方向拓展。

子板上识别焊盘数量（N+1），决定了最大可识别地支持可堆叠的子板数量（N）。理论上，前者比后者多1。但在实际应用中，优选地，由子板构成的堆叠板组中子板数量以N-1及其以下为宜（冗余设计）。

在某优选实施例中，堆叠的各子板间硬件配置相同，且各子板上搭载的芯片为同一款芯片，各芯片与举例而言的ADC相关的控制引脚（独立引脚）记为data_i。与数量N+1对应地，各子板顶部和底部均配置有一组与ADC控制引脚相对应的独立焊盘data_0至data_3。如图7中所示，假设母板在堆叠子板的最底部（图7中为最上方），Chip_0至Chip_3同一个位置处的独立引脚（示例）最终分别与母板的焊盘data_0、data_1、data_2、data_3耦接（某些耦接路径须借助子板传递信号）。

在子板底部焊盘与顶部焊盘中，与前述ADC相关的一组独立焊盘data_0至data_3在顶部与底部之间存在一个（或多个）位置的旋转（即错位）。例如，从信号逻辑转移角度，在底部排列顺序为data_0、data_1、data_2、data_3，在顶部排列顺序为data_1、data_2、data_3 、data_0，并且这种排列上的错位关系在Board_0至Board_3中均相同。更多与信号转移逻辑和电气连接关系可以参考图13和图14。需注意图7中的箭头方向所示的信息传输方向，仅是某一实例的示例，本发明不以此为限。

由此可见，任意芯片独立引脚同时与分布在子板顶部对应的焊盘和底部对应的焊盘耦接，然后利用旋转/移位编码，实现了有效且合逻辑的堆叠，且通过复用，减少了芯片的引脚/IO数量，堆叠的子板数量越多，效果越明显。比如图7中Chip_0的一个引脚（或其连接的芯片焊盘）与该芯片所在子板底部焊盘data_0和顶部焊盘data_0均耦接。

优选实施例中，每一个芯片、每一个子板的硬件资源均相同，利于设计、制造和测试，用户可灵活设置垂直堆叠的子板数量，以实现不同的网络规模，且没有芯片资源的浪费，降低了成本。在另一些实施例中，某些子板上搭载的芯片不同。本发明不以芯片规格为限，只要各子板垂直连接时，能够实现对应焊盘的互补连接即可。

图8为本发明某实施例中多个电路板垂直堆叠侧面示意图，示例性展示了子板底部及顶部焊盘的排列，包括网格焊盘、独立焊盘、共享焊盘等。与图7类似，母板位于堆叠子板的底部（图中左侧），并与子板Board_0的底部焊盘耦接（比如借助板对板连接器），Board_0的顶部焊盘与Board_1的底部焊盘耦接，以此类推。

独立焊盘在同一子板底部与顶部之间进行了一个（或多个）位置的旋转。网格焊盘在某子板顶部与相邻子板底部实现互补耦接，如子板Board_0顶部包括一对的“东”事件总线与子板Board_1底部包括一对的“西”事件总线实现了互补耦接，这里的网格焊盘不经过旋转编码，同一子板上对称排布的焊盘之间没有错位/移位的电气连接关系，属于所述网格焊盘的顶部焊盘和底部焊盘关于第一类电路板所在平面对称排布，且分别相互独立地与资源可拓展芯片对应的引脚耦接。需要说明的是，母板上可在顶部或/和底部配置焊盘，并与子板之间耦接，其中，母板靠近子板Board_0一侧（如图8中为Board_0底部）的焊盘上的焊盘排布与Board_0底部焊盘排布相同。

在某实施例中，例如子板顶部包括一对的“东”事件总线、一对的“南”事件总线，子板底部包括与子板顶部相应事件总线互补的一对“西”事件总线、一对“北”事件总线，这些事件总线互补地与相邻子板交互的焊盘进行通信，以实现可拓展资源（比如神经网络）的拓展。

在某优选实施例中，与芯片同一控制信号（即各芯片需独立耦接至母板的信号）相关的独立引脚映射至子板顶部或/和底部焊盘上时始终排列在一起，前述旋转一个位置则与信号长度（也称为位数或bit）相对应，例如与ADC相关的控制信号的长度为4，与该ADC控制信号相关的独立引脚data[0:3]映射至子板顶部或/和底部焊盘上时，子板底部焊盘上依次排列焊盘data_0_[0:3]、data_1_[0:3]、data_2_[0:3]、data_3_[0:3]，其中Chip_0至Chip_3分别对应data_0_[0:3]、data_1_[0:3]、data_2_[0:3]、data_3_[0:3]，旋转一个位置后，子板顶部焊盘对称位置处依次排列焊盘data_1_[0:3]、data_2_[0:3]、data_3_ [0:3]、data_0_[0:3]，这些正如图8所示的那样，即以组数据[0:3]为单位实行旋转编码，而组内数据依然是0-0、1-1、2-2、3-3映射关系。这里一个可用的方案是后文所述的“一阶总线型旋转编码方案”。

除了前述源于芯片的引脚/焊盘外，在某类实施例中，子板还可以包括用于ID识别的识别焊盘（也称ID焊盘），以识别子板在堆叠的底端还是顶端、堆叠子板的数量、以及任意子板在堆叠板组中的位置等。ID焊盘与芯片独立引脚所对应的独立焊盘，在前述子板顶部和底部焊盘上的布局及映射关系类似，如图8所示。通过ID焊盘，举例地，ID相关的信息可由母板上的FPGA来识别、处理。

图9为某实施例中任意子板上识别焊盘的分布图。对于堆叠板组支持的最大可识别子板数量N（N为正整数），每个子板上应包括N+1个ID焊盘。在某优选实施例中，为预留安全空间，当堆叠板组需要与FPGA和用户板相连时，每个子板上至少包括N+2个ID焊盘。

在子板上，包括若干底部焊盘和若干顶部焊盘，二者分别关于子板所在平面一一对称。但是在焊盘之间的电气连接关系上，使用旋转编码映射，这为本发明提供了物理硬件可实现基础。

图10为某优选实施例中堆叠时多个子板上识别焊盘的分布图，堆叠板组中包括垂直方向耦接的6个子板（Board_0至Board_5），任一子板的顶部焊盘和底部焊盘上均配置有识别焊盘ID_0至ID_7，并且顶部的识别焊盘到底部的识别焊盘存在一个（或多个）位置的旋转。

识别焊盘（也称ID焊盘），用于子板的识别，可以视为独立焊盘的一种特例。识别焊盘可以直接与芯片的一个引脚耦接，也可以与芯片输出信号转换后的输出信号相关的一个引脚耦接。

具体地，每个子板底部焊盘中某区位识别焊盘由ID_0至ID_7依次排列，顶部焊盘中与前述区位相对应的位置（垂直/正下方）识别焊盘由ID_1~ID_7、ID_0依次排列，即实现了一个位置的旋转。

多个子板按需堆叠，某子板的底部与相邻子板的顶部垂直耦接（比如板对板连接器），或/和，某子板的顶部与相邻子板的底部垂直耦接，母板与堆叠板组最顶方或最底部子板的顶部或底部垂直耦接。若堆叠板组的一个子板的底部与母板耦接，基于对识别焊盘运用旋转编码，可以实现对子板的识别。堆叠板组每多一个子板，母板均能通过经过旋转编码的识别焊盘识别。在某些替代实施例中，可在母板上配置LED用于指示堆叠的每个子板，以及其它功能。本发明不限定顶部识别焊盘和底部识别焊盘的排列顺序，其可互换或灵活调整。

在某些实施例中，系统中每多一个子板，子板顶部或/和底部某一确定的ID焊盘上拉或下拉，后文以ID_0被上拉为例，但并不以此为限。通过识别母板上哪些焊盘被上拉，或者被上拉的数量，可以判断出堆叠板组中有多少个子板或/和某子板是否是堆叠板组中最上层或最下层的子板。

在某优选实施例中，假设母板在堆叠板组的（图中）上方，子板从上至下依次堆叠Board_0至Board_5。若系统中所有电路板（子板和母板）焊盘上的识别焊盘默认为低电平，当有一个子板与母板连接，例如堆叠板组中最上层的子板Board_0的底部与母板耦接，则子板Board_0中的顶部和底部焊盘ID_0上电且被上拉为高电平，对应地，母板上的焊盘ID_0也被上拉。

继续堆叠子板，因为前述的平面对称性，Board_0的顶部焊盘耦接于子板Board_1的底部焊盘，子板Board_1上的焊盘ID_0也上电，被上拉为1。对应地，经过Board_0的顶部和底部焊盘ID1的转接，母板上的焊盘ID_1也被上拉，即有两个子板堆叠，此时母板上的焊盘ID_0、ID_1均被上拉，且此时子板Board_1为堆叠板组的底部。

再继续堆叠子板，Board_1的顶部焊盘耦接子板Board_2的底部焊盘，子板Board_2上的ID_0也上电，被上拉为1。对应地，经过Board_1的顶部和底部焊盘ID1的转接、Board_0的顶部和底部焊盘ID2的转接，母板上的焊盘ID_2被上拉，即有三个子板堆叠。此时母板上的焊盘ID_0、ID_1和ID_2被上拉，且此时子板Board_2为堆叠板组的底部。

依次类推，当有6个子板堆叠时，母板上的焊盘ID_0至ID_5均被上拉。由此，通过母板上被上拉的识别焊盘（ID_0至ID_5），可判断出堆叠了6个子板，且此时子板Board_6为堆叠板组的底部。

此外，如果检测到任何子板顶部或底部的焊盘ID_1被上拉为1，则意味着该子板不是堆栈中最顶层（或最上层，图10中则为最下面）的板。如果检测到某子板顶部或底部的焊盘ID_1未被上拉，仍为0，则意味着该子板为最顶层的板。同理，如果检测到任意子板底部或顶部的ID_7（参考图10）焊盘电压为高，则表示该子板不是堆栈中最下层（或最低）的板。

如果检测到任意子板底部或顶部的ID_7（即与ID_0逻辑交换的焊盘）焊盘为低，则意味着该子板为最底层（最接近母板）的电路板，其原因在于：每堆叠一块新的子板，除了能通过底部的ID_0拉高母板一个焊盘外，还能通过底部的ID_0拉高更上一层子板的ID_7，而一般情况下，最底部的子板Board_0的ID_7不会被比其更底一层的子板通过ID_0拉高电平，这是由于子板Board_0已处于最底部。

在某实施例中，从堆叠板组的底部开始向顶部计数或从顶部开始向底部计数，统计所有子板底部或顶部的ID_1（与ID_0进行逻辑交换的另一焊盘）焊盘上的电压为1（高）的子板数量，直到ID_1焊盘上的电压为0（低）。对所有子板中的ID_1为高电平的焊盘（逻辑）计数（替代地，也可以统计ID_0为高的子板数量），则该计数结果等于堆叠板组中子板的数量减一。以图10中所示为例，从Board_0至 Board_5共计6块电路板，详细统计记录应为1+1+1+1+1+0=5。

或者，从堆叠板组的顶部开始向底部计数或从底部开始向顶部计数，统计所有子板底部或顶部的ID_7为1（高）的子板数量，该计数结果等于堆叠板组中子板的数量减一。以图10中所示为例，从Board_0至 Board_5共计6块电路板，详细统计记录应为0+1+1+1+1+1=5。

对于任一子板，通过识别其上顶部/底部焊盘中被拉高的焊盘数量，也可以判断出堆叠板组中共有多少个子板，具体可以参考图12。

对于任何母板，其可位于堆叠板组的底端或顶端，系统中总的电路板数量等于堆叠板组中子板数量加母板数量。电路板之间（子板与子板或子板与母板）的堆叠可通过板对板连接器而实现，或任意合理的板级连接方式。

在另一些实施例中，当堆叠板组最底部的子板Board_0的底部与母板耦接，不失一般性，称子板Board_0上的ID_0上电，被上拉为1（高）（仅作为示例），同时该子板焊盘上与ID_0相邻的两个焊盘被下拉，与之对应的ID_1和ID_N+1（图10中为ID_7）下拉为0（低）。由于任一子板底部焊盘与顶部焊盘中投影位置相同的识别焊盘旋转了一个位置，因此与底部焊盘ID_0位置对应的顶部焊盘变为的ID_1。

在某类实施例中，前述识别焊盘ID_0被拉高的信号来自芯片的引脚（正如图7所示的那样）；在另一类实施例中，前述识别焊盘ID_0被拉高的信号来自各自所在子板的外围/辅助电路。

如图9和图10所示，如果检测到任意子板的ID_1焊盘为1，该高电平来自该子板顶部的子板的ID_0焊盘，该子板不是堆叠板组最顶层的子板；当检测到任意子板的ID_1焊盘为0，则该子板是堆叠板组最顶层的子板。同理，若检测到任意子板的ID_N+1（即ID_7）焊盘为1，则表示它不是堆叠板组中最底层的电路板，当检测到子板的ID_7焊盘为0，则该子板是堆叠板组中最底层（最靠近母板）的电路板。

可替换地，本文中的上拉、下拉或/和顶部、底部或/和最上层、最下层仅仅是一个示例，或是为了便于描述而做的区分，本发明不以此种描述为限。

在某优选实施例中，将至少2子板堆叠，以实现更大规模的网络扩展。设有M个堆叠板组，每个板组支持的最大子板数量均为N，将这M个堆叠板组堆叠，来自芯片的第四类独立引脚信号需要扩展，与这类信号相关的子板顶部和底部的垂直板对板焊盘上都需要N*M个焊盘，其中M和N为非零整数。

图11是某优选实施例中堆叠时多个子板上识别信号旋转连接示意图，最大可堆叠7个子板，各子板的顶部和底部均有N+1个识别焊盘（N为堆叠板组支持的最大可识别子板数量）。利用前述方法，可通过母板识别焊盘（ID_0至ID_7）上的电平情况，或者子板上识别焊盘（ID_0至ID_7）上的电平情况，轻易判断出堆叠板组中堆叠的子板数量，以及堆叠板组中最上层、最下层的子板，以及任意子板在堆叠板组中的位置。

图12是实施例中子板堆叠数量对应各子板识别信号的示意图，该图与图9实施例对应，当堆叠板组中有1个子板时，子板Board_0顶部和底部的ID_0至ID_7（后文简称为ID[0:7]）焊盘电平为1000 0000，当堆叠板组中有2个子板时，子板Board_0上ID[0:7]焊盘电平为1100 0000，子板Board_1上ID[0:7]焊盘电平为1000 0001，从子板Board_0至子板Board_1识别焊盘电平进行了一个位置的旋转；当堆叠板组中有3个子板时，子板Board_0上ID[0:7]焊盘电平为1110 0000，子板Board_1上ID[0:7]焊盘电平为1000 0001，从子板Board_0至子板Board_1再至Board_2识别焊盘电平依次进行了一个位置的旋转，依次类推。不难得出，对于任一子板，通过统计其上对应焊盘中为电平为1的焊盘数量，即可获知堆叠板组中有多少子板，二者数值相等。

本发明不限制识别焊盘位于顶部和底部焊盘上的具体位置和排列顺序，只要在顶部焊盘和底部焊盘上的识别焊盘位置相对应（垂直/正下方）且实现了位置旋转。更进一步地，在另外一些实施例中，位置旋转或移位不局限于旋转一位，在某改进实施例中，可利用两个位置或更多位置的旋转编码进行配置。

图13展示的是本发明的电气连接关系与信号逻辑转移关系图。对于两个第一类电路板（或裸晶）的底部和顶部，分别包括焊盘（或类似物）0~6、0’~6’（可能仅是底部或顶部焊盘的一部分），这些编号相同的焊盘关于其所在的第一类电路板（也称子板）所在平面对称，即编号0的焊盘正下方（以图片所确立的方向）为编号0’的焊盘，以此类推，这是焊盘在物理空间中的位置关系。

示例所选择的旋转编码映射关系是：01’，1/>2’，2/>3’，3/>4’，4/>5’，5/>6’，6/>0’（即一次旋转编码）。如图中所示，根据该旋转编码规则，焊盘0与焊盘1’通过走线耦接，焊盘1与焊盘2’通过走线耦接，……，焊盘5与焊盘6’通过走线耦接，这是焊盘的电气连接关系。实际的物理走线，可能并非简单的直线或斜线连接，而更可能是较长路径的绕线（如折线），图中虚线仅仅是连接逻辑示意。

在信号逻辑转移关系角度看，焊盘0’输出焊盘6所输入的信号，焊盘6’输出焊盘5所输入的信号，焊盘5’输出焊盘4所输入的信号，焊盘4’输出焊盘3所输入的信号。如图中所示，焊盘1输入“1110101”信号序列，而焊盘2’处输出相同的“1110101”信号序列，这好比将将底部的焊盘1，转移至顶部的焊盘2’处一样。该图中右下角，标识了每个顶部焊盘（0’~6’）在信号逻辑转移后所代表的逻辑标识（0~6），比如右下角逻辑标识为1的焊盘，实际物理上对应焊盘2’，信号逻辑上则电气耦接于焊盘1。换言之，该图中右上和右下区域中，色块标号相同的焊盘，传输相同的信号序列，区别在于一组是输入信号，另一组是输出信号。

图14则展示了总线（Bus）型旋转编码电气连接关系图。对于两个第一类电路板（或裸晶）的底部包括焊盘（或类似物）a0~a6、b0~b6、c0~c6，顶部则包括焊盘（或类似物）a’0’~a’6’、b’0’~b’6’、c’0’~c’6’。其中a0~a6与a’0’~a’6’、b0~b6与b’0’~b’6’、c0~c6与c’0’~c’6’分别关于其所在的第一类电路板（也称子板）所在平面对称。图中a区域（或a组）中代表有焊板a0~a6，其它5个区域标记方式类似。

示例所选择的旋转编码映射关系是：ac’，b/>a’，c/>b’，其中每个符号代表1个区域/组。在该图中，焊盘a0与焊盘c’0’耦接，a1与焊盘c’1’耦接……，焊盘a6与焊盘c’6’耦接；焊盘b0与焊盘a’0’耦接，b1与焊盘a’1’耦接……，焊盘b6与焊盘a’6’耦接；焊盘c0与焊盘b’0’耦接，c1与焊盘b’1’耦接……，焊盘c6与焊盘b’6’耦接。由此，实现了区域内（组内）不编码、区域间（组间）运用旋转编码的目的，因此可以称其为一阶总线型旋转编码方案。

从另一个角度，可以视一阶总线型旋转编码方案为图13所示编码方案的多个副本。a1~a6，可以视为a0的6个副本。这样a0，b0，c0与a’0，b’0，c’0之间编码映射关系，在物理上多出的6个副本中被推广。图14中可以视为存在m（=7）个焊盘群，而每个焊盘群中有n（=3）对（共6个）对称排布的且应用旋转编码的焊盘。

而未示出的二阶总线型旋转编码方案则是在前述一阶方案的基础上，进一步在组内运用旋转编码。比如，根据ac’映射关系，a区域的焊盘在与c’区域的焊盘进行耦接时（一阶），进一步在a0~a6与c’0’~c’6’焊盘之间运用如图13所示的旋转编码方案即可（二阶），因原理类似此处不再赘述。

图15展示了芯片的网格引脚和网格焊盘的电气连接逻辑关系图。图中同一子板上网格焊盘中的顶部焊盘和底部焊盘之间并非直接连接，而是为子板上的资源可拓展芯片提供通信线路，以实现资源拓展。图中芯片的输出引脚Out_E_1和Out_E_2，与其2个顶部焊盘耦接，基于子板的堆叠，芯片输出的信号，比如AER事件，传输至相邻子板对应的底部焊盘，该2个底部焊盘又分别与该相邻子板上资源可拓展芯片的In_W_1和In_W_2耦接。整体看起来，位于所有子板上的资源可拓展芯片被互连了起来，它们之间相互传递数据。

本发明还涉及一种电路板（即前文所述的子板、第一类电路板），所述电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述电路板所在平面对称排布，n为正整数；举例地，n大于等于3；

所述电路板配置至少一个资源可拓展芯片，所述资源可拓展芯片包括独立引脚，所述资源可拓展芯片的独立引脚与所述电路板的所述n个顶部焊盘之一和所述n个底部焊盘之一相耦接；

在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。换言之，即在所述电路板的所述n个底部焊盘与其对称的n个顶部焊盘之间存在至少一个移位/错位电气连接关系。

关于所述（第一类）电路板的其它拓展等方面的技术特征，在前文中已有描述，此处不再赘述。

一种电子设备，其包括前述任意一种三维堆叠装置或前述任一种电路板。

至此，前文以电路板为例介绍了本发明三维堆叠的方法，但本发明可以不限于此。

现有技术中，基于三维器件（比如硅上RRAM、MRAM）来实现SNN网络拓展的神经形态器件，往往会通过以下方式分层：依次堆叠的多个突触层、路由层、神经元层，借助于通孔等三维堆叠技术，神经元层可以穿透路由层访问任一突触层。但是这里的每一层均是不同的设计，只能被设计为特定资源规模，不支持每一层的灵活复用，具体可以参考US10,832,127B2。

在本发明中，对于芯片类实施例所涉及的堆叠芯片及方法，举例而言，参考图16，其展示了一种三维堆叠芯片的关于应用了旋转编码的焊盘之间的电气连接逻辑的示意图，不限于图中所仅示出的再分布层，具体制造实例中一般需要多种部件及材料（比如再分布层/导电图案、介电材料、金属层、衬底等）的配合，本发明不以某种具体实施方式为限。

一种堆叠芯片，所述堆叠芯片包括若干第一类型裸晶；所述第一类型裸晶包括至少n个焊盘，n为正整数；至少通过一个再分布层，实现旋转编码映射逻辑，为相邻的两个第一类型裸晶各自的所述至少n个焊盘之间建立电气连接关系。

所述若干第一类型裸晶之间，均包括实现旋转编码映射逻辑的再分布层，为相邻的两个第一类型裸晶各自的所述至少n个焊盘之间建立电气连接关系。

该图以3片裸晶为例，展示了不同裸晶（也称管芯，其包含各种可拓展资源，比如存储资源、神经元资源）之间的电气逻辑连接关系，裸晶1~3（即第一类型裸晶）均包括若干用于电气连接的焊盘（pad，也称衬垫，这与电路板类实施例中的焊盘类似），对于其中至少一部分焊盘（图中所示），被用于实施前述的旋转编码。

所述相邻的两个第一类型裸晶各自的所述至少n个焊盘之间，存在一个或两个及其以上的移位或错位的电气连接关系。

所述n个焊盘共同构成一个焊盘群；所述第一类型裸晶包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

举例地，至少基于诸如介电材料、通孔以及导电图案等构筑的具有一层或多层介电材料、通孔以及导电图案的再分布层1和再分布层2（对等前述子板），用于电气连接裸晶1~3。从再分布层1（再分布层2）的视角来看，在再分布层1中所连接的前述裸晶1和2（2和3）的焊盘，而再分布层1和2中的电气连接执行的前述旋转编码。如此，某类实施例中，裸晶1~3可以被相同地制造出来而不必在EDA中被单独设计，这不仅可以降低因芯片不同而导致的设计、流片、测试的周期，还提升因良率问题而产生不同报废芯片进而影响的硅综合利用率，降低了单芯片平均成本。通过前述芯片封装技术，即可解决该些问题，获得技术优势。

举例地，所述裸晶上包括神经网络处理器，优选为脉冲神经网络处理器。

所述第一类型裸晶包括n组焊盘，且每组焊盘中均包括若干焊盘；在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

所述第一类型裸晶包括独立焊盘，用于每个第一类型裸晶和控制裸晶耦接。

所述第一类型裸晶还包括网格焊盘或/和共享焊盘；其中，网格焊盘用于实现第一类型裸晶之间的资源拓展，共享焊盘用于所有第一类型裸晶之间的电源或信息共享。

相邻两个第一类型裸晶的共享焊盘之间，不应用旋转编码映射逻辑。

相邻两个第一类型裸晶的独立焊盘之间，应用旋转编码映射逻辑。

基于本发明的前述教导，对于在再分布层中如何实现前述编码，是本领域技术人员基于现有技术而不需要付出创造性的劳动即可实现的技术目标，本发明不再赘述。

关于3D封装的技术，可以参考：WO2021/062742A1、CN113130414A、CN103296009B、US20220199583A1、CN111883481A等现有技术，本发明对本领域技术人员所能熟练运用的技术不再赘述。

所述第一类型裸晶还包括局部焊盘，该局部焊盘被用于与事件驱动传感器耦接。

值得一提的是，图16中所示的结构仅仅为电气连接逻辑示意图，并不构成真实物理实现时的绝对限制，比如裸晶与再分布层不须构成包含与被包含的关系。此外，对于芯片类实施例，其所有的具体实现细节，与电路板类实施例相类似（部分术语需要转用芯片领域术语，部分术语相同但具体特定物理含义可能并不完全等价，比如前述的焊盘），且由于芯片类实施例中的再分布层可以抽象等价于前述的电路板（子板），而板-板连接器的对等物因裸晶的焊盘（如图16中裸晶2的焊盘）的存在而不必再特别设置；此外，前述子板上的芯片通过引脚与焊盘耦接（图10中ID_0焊盘与Chip引脚），在此可以直接通过图16中的裸晶焊盘实现（此处裸晶正是前述芯片本身）。

所述堆叠芯片还包括控制裸晶，其与第一类型裸晶的所述至少n个焊盘耦接。所述第一类型裸晶包括独立焊盘，用于每个第一类型裸晶和控制裸晶耦接；所述第一类型裸晶还包括网格焊盘，用于实现第一类型裸晶之间的资源拓展；所述第一类型裸晶还包括共享焊盘，用于所有第一类型裸晶之间的电源或信息共享；相邻两个第一类型裸晶的独立焊盘之间，应用旋转编码映射逻辑；相邻的两个第一类型裸晶的网格焊盘中的输出焊盘与对应的输入焊盘耦接；相邻的两个第一类型裸晶的共享焊盘中位置对等的焊盘相耦接。

基于此，在此以引用的方式，将电路板类全部实施例转述至芯片类实施例中，比如裸晶还包括局部焊盘、网格焊盘、共享焊盘、或/和独立焊盘，除非明显不符合逻辑否则电路板类实施例的技术手段/特征在芯片类实施例中均适用，此处不再赘述。

举例而言，图17展示了芯片类实施例中网格焊盘的电气连接逻辑示意图。对于裸晶1其与裸晶2-3一样，包括若干用于拓展资源的用于通信的网格焊盘，对于其中的每个，会被预定输入或输出功能，因而其属于输入焊盘、输出焊盘中的一种。对于裸晶1，其输出焊盘（黑色实心箭头）连接裸晶2的输入焊盘（黑色实心箭头），传递的数据经过裸晶2的（比如路由）处理后，如有必要，则传递至裸晶2的输出焊盘，如进一步有必要，则传递至裸晶3的输入焊盘。

反向且类似地，裸晶3的输出焊盘（空心箭头）耦接至裸晶2的输入焊盘，裸晶2的输出焊盘耦接至裸晶1的输入焊盘。由于裸晶1和3位于堆叠芯片的末端，因此其部分输入焊盘/输出焊盘（没有箭头的焊盘），不传递数据。

换言之，相邻的两个第一类型裸晶的网格焊盘中的输出焊盘与对应的输入焊盘耦接。

图18展示了芯片类实施例中共享焊盘的电气连接逻辑示意图。对于共享焊盘，用于所有第一类型裸晶之间的电源或信息共享，因此相邻的两个第一类型裸晶的共享焊盘中位置对等的焊盘相耦接，这正如图18所示的那样。

优选地，还可以通过2.5D或3D封装，将事件驱动传感器（包括但不限于事件相机/DVS、ATIS、DAVIS、CeleX等，未示出）与前述可拓展资源裸晶（优选为包含SNN处理器的裸晶）封装在一起，以构成一颗芯片。

优选地，通过诸如微处理器（比如基于ARM-M0核、RISC-V核等，未示出）等构建控制裸晶（对等前述母板），这些裸晶可以被称之为芯粒，不同类型的芯粒可以采用不同的工艺节点制造。

优选地，所述裸晶包括神经网络处理器，构成神经网络处理器芯片。所述神经网络处理器芯片优选为神经形态芯片。

所述裸晶包括：网格焊盘，互补地与相邻神经网络处理器芯片传输信息，实现神经网络规模的扩展；或/和共享焊盘，实现所有神经网络处理器芯片间的信息或能源的共享；或/和独立焊盘，独立连接至控制裸晶；或/和局部焊盘，用于被外部访问。

在某些实施例中，利用旋转/移位策略对所述裸晶的独立焊盘进行旋转编码。进一步地，在再分布层中实现所述旋转编码。可选地，所述独立焊盘包括用于ID识别的识别焊盘。

此外，本发明还公开一种电子设备，其包括前述任意一种堆叠芯片。

尽管已经参考本发明的具体特征和实施例描述了本发明，但是在不脱离本发明的情况下仍可以对其进行各种修改、组合、替换。本发明的保护范围旨在不限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例，并且这些方法、模块可能还被实施在相关联、相互依赖、相互配合、前/后级的一个或多个产品、方法当中。

因此，说明书和附图应简单地视为由所附权利要求限定的技术方案的部分实施例的介绍，因而应根据最大合理解释原则对所附权利要求解读，并旨在尽可能涵盖本发明公开范围内的所有修改、变化、组合或等同物，同时还应避免不合常理的解读方式。

为了实现更好的技术效果或出于某些应用的需求，本领域技术人员可能在本发明的基础之上，对技术方案做出进一步的改进。然而，即便该部分改进/设计具有创造性或/和进步性，只要依赖本发明的技术构思，覆盖了权利要求所限定的技术特征，该技术方案同样应落入本发明的保护范围之内。

所附的权利要求中所提及的若干技术特征可能存在替代的技术特征，或者对某些技术流程的顺序、物质组织顺序可以重组。本领域普通技术人员知晓本发明后，容易想到该些替换手段，或者改变技术流程的顺序、物质组织顺序，然后采用了基本相同的手段，解决基本相同的技术问题，达到基本相同的技术效果，因此即便权利要求中明确限定了上述手段或/和顺序，然而该些修饰、改变、替换，均应依据等同原则而落入权利要求的保护范围。

结合本文中所公开的实施例中描述的各方法步骤或模块，能够以硬件、软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用或设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为在本发明所要求保护的范围之外。

Claims (44)

1.一种三维堆叠装置，包括至少两个第一类电路板，其特征在于：

所述第一类电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述第一类电路板所在平面对称排布，n为正整数；

在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系；

所述第一类电路板配置有至少一个资源可拓展芯片，所述资源可拓展芯片包括独立引脚，所述独立引脚经第一类电路板的独立焊盘独立访问位于母板上的焊盘；所述独立焊盘包括用于第一类电路板识别的识别焊盘；基于所述识别焊盘，判断三维堆叠装置中堆叠的第一类电路板的数量，或/和任一第一类电路板在三维堆叠装置中的位置；

其中，所述独立焊盘包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘，且应用旋转编码映射逻辑。

2.根据权利要求1所述的三维堆叠装置，其特征在于：

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

3.根据权利要求1或2所述的三维堆叠装置，其特征在于：

所述资源可拓展芯片是包括神经网络处理器的神经网络处理器芯片。

4.根据权利要求3所述的三维堆叠装置，其特征在于：

所述神经网络处理器芯片为神经形态芯片；

通过组合多个神经形态芯片，实现对神经网络规模的拓展。

5.根据权利要求3所述的三维堆叠装置，其特征在于：

所述神经网络处理器芯片是脉冲神经网络处理器芯片。

6.根据权利要求5所述的三维堆叠装置，其特征在于：

所述脉冲神经网络处理器芯片包括网格引脚；

基于第一类电路板的顶部焊盘和底部焊盘所构成的网格焊盘，配置于相邻的第一类电路板上的所述脉冲神经网络处理器芯片的网格引脚之间相互通信，以实现相邻脉冲神经网络处理器芯片中脉冲神经网络的扩展；

属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

7.根据权利要求6所述的三维堆叠装置，其特征在于：

对于所述神经网络处理器芯片的任一独立引脚，所述第一类电路板配置有N+1个顶部焊盘和N+1个底部焊盘；

所述N+1个顶部焊盘和N+1个底部焊盘关于所述第一类电路板所在平面对称排布，且使用旋转编码映射逻辑建立电气连接关系，其中N为正整数。

8.根据权利要求7所述的三维堆叠装置，其特征在于：

所述三维堆叠装置最大可识别地支持N个所述第一类电路板。

9.根据权利要求1所述的三维堆叠装置，其特征在于：

所述n个顶部焊盘与n个底部焊盘共同构成一个焊盘群；所述第一类电路板包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

10.根据权利要求1所述的三维堆叠装置，其特征在于：

所述第一类电路板包括n组顶部焊盘和n组底部焊盘，且该些焊盘关于所述第一类电路板所在平面对称排布；

在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

11.根据权利要求1所述的三维堆叠装置，其特征在于：

所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，

与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚，与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接。

12.根据权利要求1所述的三维堆叠装置，其特征在于：

所述n个顶部焊盘位于相同区域，所述n个底部焊盘位于另一相同区域。

13.根据权利要求4所述的三维堆叠装置，其特征在于：

所述第一类电路板包括的另一部分顶部焊盘和另一部分底部焊盘，关于所述第一类电路板所在平面对称排布；所述另一部分顶部焊盘和另一部分底部焊盘之间：垂直耦接，或/和，分别相互独立地与所述资源可拓展芯片对应的引脚耦接。

14.根据权利要求13所述的三维堆叠装置，其特征在于：

所述神经网络处理器芯片包括：

局部引脚，其不与第一类电路板顶部焊盘或/和底部焊盘耦接。

15.根据权利要求14所述的三维堆叠装置，其特征在于：

通过所述局部引脚，该三维堆叠装置与传感器耦接。

16.根据权利要求13所述的三维堆叠装置，其特征在于：

所述神经网络处理器芯片包括：

共享引脚，其与第一类电路板的共享焊盘耦接；

所述共享焊盘所包括的且对称排布的顶部焊盘和底部焊盘之间垂直耦接。

17.根据权利要求1所述的三维堆叠装置，其特征在于：

所述三维堆叠装置还包括母板；

所述母板中至少一部分焊盘与所述三维堆叠装置中最顶侧或最底侧的第一类电路板的顶部焊盘或底部焊盘之间垂直耦接。

18.根据权利要求17所述的三维堆叠装置，其特征在于：

所述母板中所述至少一部分焊盘包括识别焊盘，其数量与第一类电路板中的识别焊盘的数量相同。

19.根据权利要求1所述的三维堆叠装置，其特征在于：

所述资源可拓展芯片至少包括：网格引脚，独立引脚和共享引脚；

所述第一类电路板包括与网格引脚，独立引脚和共享引脚相对应耦接的网格焊盘，独立焊盘和共享焊盘，且均对应包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘；

其中属于所述独立焊盘的顶部焊盘和底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

20.根据权利要求19所述的三维堆叠装置，其特征在于：

属于所述共享焊盘且关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；或/和，

属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述资源可拓展芯片对应的引脚耦接。

21.根据权利要求20所述的三维堆叠装置，其特征在于：

所述资源可拓展芯片是脉冲神经网络处理器芯片；

所述资源可拓展芯片还包括局部引脚，其不与第一类电路板顶部焊盘或/和底部焊盘耦接。

22.根据权利要求21所述的三维堆叠装置，其特征在于：

相邻的第一类电路板之间的焊盘通过板对板连接器耦接。

23.根据权利要求13所述的堆叠装置，其特征在于：

识别焊盘的数量比最大可堆叠的第一类型电路板的数量多一个。

24.根据权利要求23所述的三维堆叠装置，其特征在于：

基于所述识别焊盘上的电平状态，判断堆叠装置中堆叠的第一类电路板的数量，或/和识别第一类电路板是否处于三维堆叠装置中的最上层或最下层。

25.根据权利要求23所述的三维堆叠装置，其特征在于：

根据第一类型电路板的识别焊盘的电平状态，判断该第一类型电路板是否为处于最底层的第一类型电路板。

26.根据权利要求23所述的三维堆叠装置，其特征在于：

根据第一类型电路板的识别焊盘的电平状态的统计结果，判断第一类型电路板的数量。

27.一种三维堆叠方法，该三维堆叠方法至少应用于多个第一类电路板，其特征在于：

所述第一类电路板配置有至少一个资源可拓展芯片；

在所述第一类电路板上设置顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述第一类电路板所在平面对称排布，n为正整数；

在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系；

所述第一类电路板配置有至少一个资源可拓展芯片，所述资源可拓展芯片包括独立引脚，所述独立引脚经第一类电路板的独立焊盘独立访问位于母板上的焊盘；所述独立焊盘包括用于第一类电路板识别的识别焊盘；基于所述识别焊盘，判断三维堆叠装置中堆叠的第一类电路板的数量，或/和任一第一类电路板在三维堆叠装置中的位置；

其中，所述独立焊盘包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘，且应用旋转编码映射逻辑。

28.根据权利要求27所述的三维堆叠方法，其特征在于：

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

29.根据权利要求27所述的三维堆叠方法，其特征在于：

所述第一类电路板包括的另一部分顶部焊盘和另一部分底部焊盘，关于所述第一类电路板所在平面对称排布；所述另一部分顶部焊盘和另一部分底部焊盘之间：垂直耦接，或/和，分别相互独立地与所述资源可拓展芯片对应的引脚耦接。

30.根据权利要求27-29中任一项所述的三维堆叠方法，其特征在于：

所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，

与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接。

31.根据权利要求27-29中任一项所述的三维堆叠方法，其特征在于：

所述n个底部焊盘与所述n个顶部焊盘：被用于识别第一类电路板的数量或位置，或被用于传输数据。

32.根据权利要求27-29中任一项所述的三维堆叠方法，其特征在于：

相邻的第一类电路板之间的焊盘通过板对板连接器耦接。

33.根据权利要求27-29中任一项所述的三维堆叠方法，其特征在于：

所述资源可拓展芯片是脉冲神经网络处理器芯片；

所述脉冲神经网络处理器芯片，其至少还包括：网格引脚和共享引脚；

所述第一类电路板包括与网格引脚和共享引脚相对应耦接的网格焊盘和共享焊盘，且均对应包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘；

属于所述共享焊盘且关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；

属于所述网格焊盘的顶部焊盘和底部焊盘关于所述第一类电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

34.根据权利要求27-29中任一项所述的三维堆叠方法，其特征在于：

在堆叠若干所述第一类电路板的一侧，通过垂直耦接的方法耦接母板和第一类电路板中的一个。

35.一种电路板，其特征在于：

所述电路板包括顶部焊盘和底部焊盘，其中至少有n个顶部焊盘与n个底部焊盘关于所述电路板所在平面对称排布，n为正整数；

在所述n个顶部焊盘和所述n个底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系；

所述电路板配置至少一个资源可拓展芯片；

所述资源可拓展芯片的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；或，与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚与所述n个顶部焊盘或/和n个底部焊盘中的一个耦接；

所述资源可拓展芯片包括独立引脚，所述独立引脚经第一类电路板的独立焊盘独立访问位于母板上的焊盘；所述独立焊盘包括用于第一类电路板识别的识别焊盘；基于所述识别焊盘，判断三维堆叠装置中堆叠的第一类电路板的数量，或/和任一第一类电路板在三维堆叠装置中的位置；

其中，所述独立焊盘包括关于所述第一类电路板所在平面对称排布的顶部焊盘和底部焊盘，且应用旋转编码映射逻辑。

36.根据权利要求35所述的电路板，其特征在于：

从所述对称排布角度，所述n个底部焊盘与所述n个顶部焊盘之间存在一个或两个及其以上的移位或错位的电气连接关系。

37.根据权利要求35或36所述的电路板，其特征在于：

所述资源可拓展芯片是包括神经网络处理器的神经网络处理器芯片；

所述神经网络处理器芯片为神经形态芯片；

通过组合多个神经形态芯片，实现对神经网络规模的拓展。

38.根据权利要求35所述的电路板，其特征在于：

所述n个顶部焊盘与n个底部焊盘共同构成一个焊盘群；所述电路板包括m个在群内分别应用旋转编码的焊盘群，其中m为不小于2的正整数。

39.根据权利要求35所述的电路板，其特征在于：

所述电路板包括n组顶部焊盘和n组底部焊盘，且该些焊盘关于所述电路板所在平面对称排布；

在组间运用旋转编码映射逻辑，且在组内的焊盘间也应用旋转编码映射逻辑。

40.根据权利要求35所述的电路板，其特征在于：

所述n个顶部焊盘位于相同区域，所述n个底部焊盘位于另一相同区域。

41.根据权利要求35所述的电路板，其特征在于：

所述资源可拓展芯片的一个引脚，或与所述资源可拓展芯片输出信号转换后的输出信号相关的一个引脚，可以拉高或拉低与之耦接的顶部焊盘或/和底部焊盘。

42.根据权利要求35所述的电路板，其特征在于：

所述资源可拓展芯片是脉冲神经网络处理器芯片；

所述脉冲神经网络处理器芯片，其至少包括：网格引脚，独立引脚和共享引脚；

所述电路板包括与网格引脚，独立引脚和共享引脚相对应耦接的网格焊盘，独立焊盘和共享焊盘，且均对应包括关于所述电路板所在平面对称排布的顶部焊盘和底部焊盘；

其中属于所述独立焊盘的顶部焊盘和底部焊盘之间，使用旋转编码映射逻辑，建立电气连接关系。

43.根据权利要求42所述的电路板，其特征在于：

属于所述共享焊盘且关于所述电路板所在平面对称排布的顶部焊盘和底部焊盘之间垂直耦接；或/和，

属于所述网格焊盘的顶部焊盘和底部焊盘关于所述电路板所在平面对称排布，且分别相互独立地与所述脉冲神经网络处理器芯片对应的引脚耦接。

44.一种电子设备，其特征在于：

该电子设备包括如权利要求1-26任一项所述的三维堆叠装置，或包括如权利要求35-43任一项所述的电路板。