JP2000132290A - 方向性結合式バスシステム - Google Patents
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- Electromagnetism (AREA)
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Abstract
(57)【要約】
【課題】高速データ転送を行う方向性結合式バスにおい
てノード間転送を多ビットで実現するプリント基板実装
方式を低価格に提供すること。 【解決手段】方向性結合を用いて多ビットのデータ転送
するため、多層のプリント基板を用いて１ビットの多重
結合配線網を垂直方向に構成することで１ビット当たり
の基板の配線方向に対する占有幅を狭くして多ビット構
成を実現する。
てノード間転送を多ビットで実現するプリント基板実装
方式を低価格に提供すること。 【解決手段】方向性結合を用いて多ビットのデータ転送
するため、多層のプリント基板を用いて１ビットの多重
結合配線網を垂直方向に構成することで１ビット当たり
の基板の配線方向に対する占有幅を狭くして多ビット構
成を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置におい
てマルチプロセッサやメモリ等の素子間（例えばＣＭＯ
Ｓ等により構成されたデジタル回路間又はその機能ブロ
ック間）での信号伝送のための技術に関し、特に、複数
の素子が同一の伝送線に接続さデータ転送を行うバス伝
送の高速化技術に関するものである。
てマルチプロセッサやメモリ等の素子間（例えばＣＭＯ
Ｓ等により構成されたデジタル回路間又はその機能ブロ
ック間）での信号伝送のための技術に関し、特に、複数
の素子が同一の伝送線に接続さデータ転送を行うバス伝
送の高速化技術に関するものである。
【０００２】
【従来の技術】マルチプロセッサ装置のように多数のノ
ード間を高速にデータを転送するためのバス方式として
特願平５−２３９８０７の非接触バス配線があった。こ
れの基本方式を図３に示す。これは２ノード間のデータ
転送をクロストークすなわち方向性結合器を用いて行っ
ていた。すなわちバスマスタ１０−１とスレーブ１０−
２〜１０−８間の転送を２線間すなわち配線１−１と１
−２〜１−８間のクロストークを用いて転送する技術で
ある。ただし、これはバスマスタ１０−１とスレーブ１
０−２〜１０−８間の転送には適しているが、スレーブ
１０−２〜１０−８間の転送には向いていなかった。
ード間を高速にデータを転送するためのバス方式として
特願平５−２３９８０７の非接触バス配線があった。こ
れの基本方式を図３に示す。これは２ノード間のデータ
転送をクロストークすなわち方向性結合器を用いて行っ
ていた。すなわちバスマスタ１０−１とスレーブ１０−
２〜１０−８間の転送を２線間すなわち配線１−１と１
−２〜１−８間のクロストークを用いて転送する技術で
ある。ただし、これはバスマスタ１０−１とスレーブ１
０−２〜１０−８間の転送には適しているが、スレーブ
１０−２〜１０−８間の転送には向いていなかった。
【０００３】これを解決する方法として、特願平８−１
８８３６６の間隙結合式バスシステムがある。これの基
本方式を図４に示す。ノード１１〜１６間の転送を配線
２１〜２６の結合した方向性結合部（図中１−４〜５−
６）でのクロストーク信号を用いて転送し、全ノード１
１〜１６間転送を実現した技術である。
８８３６６の間隙結合式バスシステムがある。これの基
本方式を図４に示す。ノード１１〜１６間の転送を配線
２１〜２６の結合した方向性結合部（図中１−４〜５−
６）でのクロストーク信号を用いて転送し、全ノード１
１〜１６間転送を実現した技術である。
【０００４】また、プリント基板において回路学会誌”
ビルドアップ多層配線板技術の現状と課題”、１９９６
Ｖｏｌ．１１Ｎｏ．７ｐ４６３〜４６８に記載されてい
るように、高密度化のためにパッドオンビア型のＶＩＡ
ホールを低価格で構成することができるようになってい
る。
ビルドアップ多層配線板技術の現状と課題”、１９９６
Ｖｏｌ．１１Ｎｏ．７ｐ４６３〜４６８に記載されてい
るように、高密度化のためにパッドオンビア型のＶＩＡ
ホールを低価格で構成することができるようになってい
る。
【０００５】
【発明が解決しようとする課題】従来の特願平8-188366
の間隙結合式バスシステムは１ビットのスレーブ間転送
を格子状に配線し、ノード間がすべての組合せで結合す
るような配線方式（以下多重結合配線網）することより
実現した技術であった。しかし多重結合配線網方式では
多ビットのデータを転送するには不向きであった。なぜ
ならば、１ビットの多重結合配線網を実現するのに２層
の上下に配置する信号層を用いてプリント基板の水平方
向に結合網を構成していたため、１ビットの配線が占有
する配線幅が広くなっていたためである。すなわち、１
ビットの転送を多層プリント基板を用いて実現する場合
１ビット当たり信号層２層、シールド層２層の計４層を
必要とし、例えば１バイトのデータすなわち８ビットを
同時転送する場合少なくとも信号層１６層（＝２層＊８
ビット）、ビット間の干渉を低減するためのシールド層
を７層、計２３層必要となる。現在のパソコンでもデー
タ幅は８バイトあり、サーバ機などでは１６バイトある
物もある。これらのサーバをこの技術を用いて実現する
場合、８バイトでは１８４層（＝８バイト＊２３層）以
上、１６バイトでは３６８層（＝１６バイト＊２３層）
以上必要となる。しかしながら現在のプリント基板技術
では１００層以上を低価格で提供することは難しく特
に、ガラスエポキシ系やアラミド系の低価格プリント基
板で構成することは不可能といえる。
の間隙結合式バスシステムは１ビットのスレーブ間転送
を格子状に配線し、ノード間がすべての組合せで結合す
るような配線方式（以下多重結合配線網）することより
実現した技術であった。しかし多重結合配線網方式では
多ビットのデータを転送するには不向きであった。なぜ
ならば、１ビットの多重結合配線網を実現するのに２層
の上下に配置する信号層を用いてプリント基板の水平方
向に結合網を構成していたため、１ビットの配線が占有
する配線幅が広くなっていたためである。すなわち、１
ビットの転送を多層プリント基板を用いて実現する場合
１ビット当たり信号層２層、シールド層２層の計４層を
必要とし、例えば１バイトのデータすなわち８ビットを
同時転送する場合少なくとも信号層１６層（＝２層＊８
ビット）、ビット間の干渉を低減するためのシールド層
を７層、計２３層必要となる。現在のパソコンでもデー
タ幅は８バイトあり、サーバ機などでは１６バイトある
物もある。これらのサーバをこの技術を用いて実現する
場合、８バイトでは１８４層（＝８バイト＊２３層）以
上、１６バイトでは３６８層（＝１６バイト＊２３層）
以上必要となる。しかしながら現在のプリント基板技術
では１００層以上を低価格で提供することは難しく特
に、ガラスエポキシ系やアラミド系の低価格プリント基
板で構成することは不可能といえる。
【０００６】本発明の第１の目的は方向性結合（クロス
トーク）を用いた多ビットのノード間転送を実現し、デ
ータ転送を高速に行うことである。
トーク）を用いた多ビットのノード間転送を実現し、デ
ータ転送を高速に行うことである。
【０００７】
【課題を解決するための手段】方向性結合を用いて多ビ
ットのデータ転送するため、多層のプリント基板を用い
て１ビットの多重結合配線網を垂直方向に構成すること
で１ビット当たりの基板の配線方向に対する占有幅を狭
くして多ビット構成を実現することができる。
ットのデータ転送するため、多層のプリント基板を用い
て１ビットの多重結合配線網を垂直方向に構成すること
で１ビット当たりの基板の配線方向に対する占有幅を狭
くして多ビット構成を実現することができる。
【０００８】なお、本発明は以下の通り表現することも
可能である。
可能である。
【０００９】（構成１）ディジタルデータ転送用のイン
タフェース回路を有するモジュールが複数接続されるバ
スであって、前記複数のモジュールが接続されるプリン
ト配線基板において、前記モジュールからの引出信号線
が終端抵抗により整合終端され、第１の前記モジュール
から前記終端抵抗までの引出し配線において前記第２以
降のモジュールからの引出し配線の一部とが３０ｍｍ程
度の長さを持つ方向性結合器をそれぞれ構成し、前記方
向性結合器が非貫通型のビアホールによって接続される
ことでモジュール間でデータの送受信を行う方向結合式
バスシステム。
タフェース回路を有するモジュールが複数接続されるバ
スであって、前記複数のモジュールが接続されるプリン
ト配線基板において、前記モジュールからの引出信号線
が終端抵抗により整合終端され、第１の前記モジュール
から前記終端抵抗までの引出し配線において前記第２以
降のモジュールからの引出し配線の一部とが３０ｍｍ程
度の長さを持つ方向性結合器をそれぞれ構成し、前記方
向性結合器が非貫通型のビアホールによって接続される
ことでモジュール間でデータの送受信を行う方向結合式
バスシステム。
【００１０】（構成２）構成１において、前記方向性結
合器が、グランド層に挟まれた同一信号層内の隣接する
２線路により構成され、前記方向性結合器が非貫通型の
ビアホールによって接続される方向結合式バスシステ
ム。
合器が、グランド層に挟まれた同一信号層内の隣接する
２線路により構成され、前記方向性結合器が非貫通型の
ビアホールによって接続される方向結合式バスシステ
ム。
【００１１】（構成３）構成１において、前記モジュー
ルからのディジタル信号を差動信号とし、前記一方の機
能要素から前記他方の機能要素への信号の伝達を差動型
の方向性結合器を用いて行うバスシステム。
ルからのディジタル信号を差動信号とし、前記一方の機
能要素から前記他方の機能要素への信号の伝達を差動型
の方向性結合器を用いて行うバスシステム。
【００１２】（構成４）構成３に於いて、差動型の方向
性結合器を、プリント配線板の電源層に挟まれた２層の
信号層で構成し、前記信号層の１層に前記機能素子から
の差動信号（ドライブ信号）線を平行に並ぶように配置
し、前記信号層の他方の層に他方の前記機能素子への差
動信号（レシーブ信号）線を前記差動ドライブ信号線に
上下同じ位置になるように配置したことで、差動型の方
向性結合器を構成したプリント基板。
性結合器を、プリント配線板の電源層に挟まれた２層の
信号層で構成し、前記信号層の１層に前記機能素子から
の差動信号（ドライブ信号）線を平行に並ぶように配置
し、前記信号層の他方の層に他方の前記機能素子への差
動信号（レシーブ信号）線を前記差動ドライブ信号線に
上下同じ位置になるように配置したことで、差動型の方
向性結合器を構成したプリント基板。
【００１３】（構成５）構成３に於いて、差動の方向性
結合器を、プリント配線板の電源層に挟まれた１層の信
号層で構成し、前記信号層に前記機能素子からの差動信
号（ドライブ信号）線を平行に並ぶように配置し、前記
信号層の他方の層に他方の前記機能素子への差動信号
（レシーブ信号）線を前記差動ドライブ信号線の両側に
配置したことで、差動の方向性結合器を構成したプリン
ト基板。
結合器を、プリント配線板の電源層に挟まれた１層の信
号層で構成し、前記信号層に前記機能素子からの差動信
号（ドライブ信号）線を平行に並ぶように配置し、前記
信号層の他方の層に他方の前記機能素子への差動信号
（レシーブ信号）線を前記差動ドライブ信号線の両側に
配置したことで、差動の方向性結合器を構成したプリン
ト基板。
【００１４】（構成６）構成４或いは５のプリント配線
板を用い、２つ以上のｎ個の機能素子を前記プリント基
板に搭載し、差動の方向性結合器を構成するための２層
からなる１つペアの或いは１層の信号層をｍ個設け、こ
こで、 ｍ＝ｎ−１ となるように前記プリント基板に信号・グランド層のペ
アを設け、更に前記ｎ個のモジュール間をデータ転送す
るためのＰ個の方向性結合器を、 Ｐ＝ｎ・（ｎ−１）／２ となるように設け、前記Ｐ個の方向性結合器を前記プリ
ント基板の厚み方向に交互に配置し、前記モジュールか
らの配線が他のモジュール毎に１つの前記Ｐ個の方向性
結合器を構成するように配線を行ったプリント基板。
板を用い、２つ以上のｎ個の機能素子を前記プリント基
板に搭載し、差動の方向性結合器を構成するための２層
からなる１つペアの或いは１層の信号層をｍ個設け、こ
こで、 ｍ＝ｎ−１ となるように前記プリント基板に信号・グランド層のペ
アを設け、更に前記ｎ個のモジュール間をデータ転送す
るためのＰ個の方向性結合器を、 Ｐ＝ｎ・（ｎ−１）／２ となるように設け、前記Ｐ個の方向性結合器を前記プリ
ント基板の厚み方向に交互に配置し、前記モジュールか
らの配線が他のモジュール毎に１つの前記Ｐ個の方向性
結合器を構成するように配線を行ったプリント基板。
【００１５】（構成７）構成１に於いて、レシーバをヒ
ステリシス付の差動コンパレータで構成した方向性結合
式バスシステム。
ステリシス付の差動コンパレータで構成した方向性結合
式バスシステム。
【００１６】（構成８）構成７に於いて、データとクロ
ック信号のレシーバをヒステリシス付の差動コンパレー
タで構成し、クロック信号を９０度位相シフトした信号
でラッチするソースクロック同期式方向性結合バスシス
テム。
ック信号のレシーバをヒステリシス付の差動コンパレー
タで構成し、クロック信号を９０度位相シフトした信号
でラッチするソースクロック同期式方向性結合バスシス
テム。
【００１７】（構成９）構成１に於いて、レシーバをオ
フセット付の差動コンパレータを２つで構成し、片方を
正のオフセット他方を負のオフセットを付けた方向性結
合式バスシステム。
フセット付の差動コンパレータを２つで構成し、片方を
正のオフセット他方を負のオフセットを付けた方向性結
合式バスシステム。
【００１８】（構成１０）構成９に於いて、データとク
ロック信号のレシーバをヒステリシス付の差動コンパレ
ータで構成し、クロック信号を９０度位相シフトした信
号でラッチする方向性結合式バスシステム。
ロック信号のレシーバをヒステリシス付の差動コンパレ
ータで構成し、クロック信号を９０度位相シフトした信
号でラッチする方向性結合式バスシステム。
【００１９】（構成１１）構成１０に於いて、前記レシ
ーバのデータ信号出力差動信号を、前記レシーバのクロ
ック信号出力差動信号を用いてラッチし、正論理信号を
ｕｐ信号、負論旨信号をｄｏｗｎ信号とし、前記ｕｐ信
号・ｄｏｗｎ信号により、以下のように ｕｐ信号入力 Ｌ→Ｈ ｕｐ信号入力 Ｈ→ｅｒｒｏｒ ｄｏｗｎ信号入力 Ｌ→ｅｒｒｏｒ ｕｐ信号入力 Ｈ→Ｌ と、状態遷移し、状態に応じたデータの出力とエラーの
出力とする方向性結合式バスシステム用復元回路。
ーバのデータ信号出力差動信号を、前記レシーバのクロ
ック信号出力差動信号を用いてラッチし、正論理信号を
ｕｐ信号、負論旨信号をｄｏｗｎ信号とし、前記ｕｐ信
号・ｄｏｗｎ信号により、以下のように ｕｐ信号入力 Ｌ→Ｈ ｕｐ信号入力 Ｈ→ｅｒｒｏｒ ｄｏｗｎ信号入力 Ｌ→ｅｒｒｏｒ ｕｐ信号入力 Ｈ→Ｌ と、状態遷移し、状態に応じたデータの出力とエラーの
出力とする方向性結合式バスシステム用復元回路。
【００２０】（構成１２）構成１１の復元回路を用いた
方向性結合式バスシステム。
方向性結合式バスシステム。
【００２１】（構成１３）構成６においてＰ個の方向性
結合器を連続して配置したことで高密度化したプリント
配線基板を有するバスシステム。
結合器を連続して配置したことで高密度化したプリント
配線基板を有するバスシステム。
【００２２】
【発明の実施の形態】第１の実施例を図１を用いて説明
する。これは多層プリント基板を用いて多重結合配線網
を垂直方向（断面方向）に構成し、バス幅の広いバス構
成した実施例である。
する。これは多層プリント基板を用いて多重結合配線網
を垂直方向（断面方向）に構成し、バス幅の広いバス構
成した実施例である。
【００２３】図１はプリント基板の断面と方向性結合器
の位置関係を模式的に示した図である。
の位置関係を模式的に示した図である。
【００２４】ＬＳＩ１〜６の四角はデータ転送を行うＬ
ＳＩである。このＬＳＩ１〜６にはデータ転送用のドラ
イバレシーバを内蔵している。
ＳＩである。このＬＳＩ１〜６にはデータ転送用のドラ
イバレシーバを内蔵している。
【００２５】ａ１〜ａ６の斜めの線は、それぞれＬＳＩ
１〜６から引き出される配線の流れを模式的に表してい
る。理解を助けるためａ１は波線で、ａ２は１点鎖線、
ａ３は実線、ａ４は２点鎖線、ａ５は細かい点線、ａ６
は波線で示しが、提供する機能は同じである。
１〜６から引き出される配線の流れを模式的に表してい
る。理解を助けるためａ１は波線で、ａ２は１点鎖線、
ａ３は実線、ａ４は２点鎖線、ａ５は細かい点線、ａ６
は波線で示しが、提供する機能は同じである。
【００２６】配線ａ１〜ａ６はそれぞれＬＳＩ１〜６か
ら引き出される終端抵抗Ｒｔｔ１〜６でそれぞれ整合終
端されている。
ら引き出される終端抵抗Ｒｔｔ１〜６でそれぞれ整合終
端されている。
【００２７】薄い点線のブロックは、方向性結合器を構
成する配線層と、これをサンドイッチ型に囲むグランド
プレーンとからなるプリント基板の断面構造を模式的に
示した例である。 薄く塗りつぶしたブロックｂは方向
性結合器を含む事を示しており、塗りつぶしていないブ
ロックｃは方向性結合器を含まないことを示している。
成する配線層と、これをサンドイッチ型に囲むグランド
プレーンとからなるプリント基板の断面構造を模式的に
示した例である。 薄く塗りつぶしたブロックｂは方向
性結合器を含む事を示しており、塗りつぶしていないブ
ロックｃは方向性結合器を含まないことを示している。
【００２８】塗りつぶしたブロックｂ内の方向性結合器
は配線の流れａ１〜ａ６の中の２つの交差で示されてい
る。すなわち、配線の流れａ１はまず配線の流れａ４と
交差し、この交差したブロックで方向性結合器を構成
し、ここによりＬＳＩ１とＬＳＩ４間でデータ転送する
ための信号を生成することができる。その後、ＬＳＩ１
からの配線ａ１は、図中右下へと進みＬＳＩ５からの配
線ａ５と交差する。この部分により同様にＬＳＩ１とＬ
ＳＩ５間のデータ転送のための信号を生成を行う。この
様にして配線ａ１は次々と各ＬＳＩからの信号と方向性
結合を構成しそれぞれの結合器でデータ転送に必要な信
号を生成する。
は配線の流れａ１〜ａ６の中の２つの交差で示されてい
る。すなわち、配線の流れａ１はまず配線の流れａ４と
交差し、この交差したブロックで方向性結合器を構成
し、ここによりＬＳＩ１とＬＳＩ４間でデータ転送する
ための信号を生成することができる。その後、ＬＳＩ１
からの配線ａ１は、図中右下へと進みＬＳＩ５からの配
線ａ５と交差する。この部分により同様にＬＳＩ１とＬ
ＳＩ５間のデータ転送のための信号を生成を行う。この
様にして配線ａ１は次々と各ＬＳＩからの信号と方向性
結合を構成しそれぞれの結合器でデータ転送に必要な信
号を生成する。
【００２９】特に配線ａ１とａ３の結合ブロック部にお
いて、この配線ａ３は配線ａ４、ａ５、ａ６と交差した
後、方向性結合器を持たないブロックで方向を転じ右上
へと進んできた配線である。この様にして最終的に配線
ａ１は更に右下に進み終端抵抗Ｒｔｔ１で終端される。
いて、この配線ａ３は配線ａ４、ａ５、ａ６と交差した
後、方向性結合器を持たないブロックで方向を転じ右上
へと進んできた配線である。この様にして最終的に配線
ａ１は更に右下に進み終端抵抗Ｒｔｔ１で終端される。
【００３０】このように、配線ａ１〜ａ４は右上或いは
右下へと進み、互いが交差する部分で、方向性結合器を
構成し、かつ、最上部、最下部において、向きを変え、
自分以外の全てのＬＳＩからの配線と交差した後、終端
部Ｒｔｔ１〜Ｒｔｔ６へ配線される。
右下へと進み、互いが交差する部分で、方向性結合器を
構成し、かつ、最上部、最下部において、向きを変え、
自分以外の全てのＬＳＩからの配線と交差した後、終端
部Ｒｔｔ１〜Ｒｔｔ６へ配線される。
【００３１】ＬＳＩ１〜６間で全てのＬＳＩ間のデータ
を転送するためには交差点はそれぞれの組合せが１つあ
れば良い。すなわち６つの要素から２つを取り出す組合
せでありこの場合１５個の組合せがあり、図１ではＬＳ
Ｉが６個の場合の全ての組合せである１５つの交差ブロ
ックｂを含んでいる。
を転送するためには交差点はそれぞれの組合せが１つあ
れば良い。すなわち６つの要素から２つを取り出す組合
せでありこの場合１５個の組合せがあり、図１ではＬＳ
Ｉが６個の場合の全ての組合せである１５つの交差ブロ
ックｂを含んでいる。
【００３２】同様にＬＳＩがそれ以上でもそれ以下の個
数でも、同じ様な配線の形態を持つことで、全てのＬＳ
Ｉからの配線に対し方向性結合器を構成する組合せの交
差ブロックｂを有し、結果として全てのＬＳＩ間でデー
タ転送のための信号生成を行うことができる。ｎ個のＬ
ＳＩを含むシステムの場合、含むべき交差の数（Ｐ）は
以下の式で表される。
数でも、同じ様な配線の形態を持つことで、全てのＬＳ
Ｉからの配線に対し方向性結合器を構成する組合せの交
差ブロックｂを有し、結果として全てのＬＳＩ間でデー
タ転送のための信号生成を行うことができる。ｎ個のＬ
ＳＩを含むシステムの場合、含むべき交差の数（Ｐ）は
以下の式で表される。
【００３３】 交差ブロックｂの数（Ｐ）＝ｎ・（ｎ−１）／２ …（１） 次に図２を用いて交差ブロックｂの構造を示す。
【００３４】図１においてＬＳＩ１とＬＳＩ４の間のデ
ータ転送のための信号を生成するブロック、すなわち配
線ａ１と配線４の交差ブロックを例に挙げる。
ータ転送のための信号を生成するブロック、すなわち配
線ａ１と配線４の交差ブロックを例に挙げる。
【００３５】図２（Ａ）は図１で用いた摸式的なブロッ
ク図であり、図２（Ｂ）はブロックを構成する実際のプ
リント基板の構造の俯瞰図である。
ク図であり、図２（Ｂ）はブロックを構成する実際のプ
リント基板の構造の俯瞰図である。
【００３６】図２（Ａ）中の配線の流れａ１，ａ４は、
図２（Ｂ）中で配線ｄ１と配線ｄ４であり、この２つの
配線は平行な線路により長さＬの方向性結合器を構成し
ている。
図２（Ｂ）中で配線ｄ１と配線ｄ４であり、この２つの
配線は平行な線路により長さＬの方向性結合器を構成し
ている。
【００３７】ｐ１，ｐ２は給電のためのプレーン層の一
部であり、配線ｄ１，ｄ４がストリップラインを構成す
るように機能する。方向性結合線路ｄ１，ｄ４の両端は
円柱で示したＶＩＡホールにより他の信号層と接続され
る。
部であり、配線ｄ１，ｄ４がストリップラインを構成す
るように機能する。方向性結合線路ｄ１，ｄ４の両端は
円柱で示したＶＩＡホールにより他の信号層と接続され
る。
【００３８】次にブロック間の配線の形態を図５、図６
に示す。図５では、給電プレーンを省略して、配線の接
続のみ示した。本図も俯瞰図である。図６は図５の断面
図で一部の信号のみ記している。ｓｉｇ１〜ｓｉｇ６は
プリント基板の信号層である。点線のｇｎｄは上下間の
方向性結合器間の干渉を低減するためのグランド層であ
り、図では５層ある。
に示す。図５では、給電プレーンを省略して、配線の接
続のみ示した。本図も俯瞰図である。図６は図５の断面
図で一部の信号のみ記している。ｓｉｇ１〜ｓｉｇ６は
プリント基板の信号層である。点線のｇｎｄは上下間の
方向性結合器間の干渉を低減するためのグランド層であ
り、図では５層ある。
【００３９】図５の中には６種の配線の一部が、ａ１〜
ａ６で記されている。
ａ６で記されている。
【００４０】方向性結合器を構成する２本の線路は同一
信号層内に隣接してあり、図５、図６では手前の配線ａ
４，ａ５，ａ６は右上の方向に、図５の奥の配線ａ１，
ａ２，ａ３は右下の方向に進むように構成されている。
図６では斜線で示したａ２の信号が右下の方向に接続さ
れている、但し、上端まで進んだ後は、方向を転じる。
例えば図５の配線ａ４の右端は最上層から第２の信号層
（ｓｉｇ２）に配線されている。このとき配線は手前側
から奥側に移っている。
信号層内に隣接してあり、図５、図６では手前の配線ａ
４，ａ５，ａ６は右上の方向に、図５の奥の配線ａ１，
ａ２，ａ３は右下の方向に進むように構成されている。
図６では斜線で示したａ２の信号が右下の方向に接続さ
れている、但し、上端まで進んだ後は、方向を転じる。
例えば図５の配線ａ４の右端は最上層から第２の信号層
（ｓｉｇ２）に配線されている。このとき配線は手前側
から奥側に移っている。
【００４１】また、方向性結合器同士はビアホールによ
り接続されている。但し、上下の信号層の配線とは方向
性結合器の片方層の信号しか接続しない。このため、図
５、図６の様に上下の層にある配線同士の接続は貫通型
のＶＩＡでなく、パッドオンビア型を用いるのが効率的
であり、このためにビルトアップ製法のプリント基板が
この構成には適している。図５では示していないが、図
６のプレーン（ｇｎｄ）層は当然結合器同士を接続する
ための、ビアホールが通る穴が空いている。
り接続されている。但し、上下の信号層の配線とは方向
性結合器の片方層の信号しか接続しない。このため、図
５、図６の様に上下の層にある配線同士の接続は貫通型
のＶＩＡでなく、パッドオンビア型を用いるのが効率的
であり、このためにビルトアップ製法のプリント基板が
この構成には適している。図５では示していないが、図
６のプレーン（ｇｎｄ）層は当然結合器同士を接続する
ための、ビアホールが通る穴が空いている。
【００４２】このようにしてバス幅が１ビットの場合、
多層の方向性結合器を多数含んだ基板を用いることでノ
ード間のデータ転送を行う事ができる。
多層の方向性結合器を多数含んだ基板を用いることでノ
ード間のデータ転送を行う事ができる。
【００４３】更に、この実施例では、差動の１ビットの
信号が占める面積は高々２本の配線が占める面積程度で
あるから、多ビットのバスに於いても図５のような配線
を同様な構成で横に並べていけば簡単に構成することが
できる。これは従来技術と比べて方向性結合器を多層に
並べることができることによる。すなわち、このように
多層化した方向性結合器を用いることで、多ビットのバ
スであっても、相互のＬＳＩ間のデータ転送を高速にか
つ従来のプリント基板を用いて実現することができ、高
性能なシステムと低価格なシステムを両立することがで
きる。
信号が占める面積は高々２本の配線が占める面積程度で
あるから、多ビットのバスに於いても図５のような配線
を同様な構成で横に並べていけば簡単に構成することが
できる。これは従来技術と比べて方向性結合器を多層に
並べることができることによる。すなわち、このように
多層化した方向性結合器を用いることで、多ビットのバ
スであっても、相互のＬＳＩ間のデータ転送を高速にか
つ従来のプリント基板を用いて実現することができ、高
性能なシステムと低価格なシステムを両立することがで
きる。
【００４４】（実施例２）次に第２の実施例として、交
差ブロックｂの方向結合器を差動型により構成した方式
を示す。
差ブロックｂの方向結合器を差動型により構成した方式
を示す。
【００４５】まず、図７に差動型の信号を用いた場合の
データ転送用の回路を示す。この図においては２つＬＳ
Ｉ１とＬＳＩ４間のデータ転送を行うための配線を示し
ており、複数のＬＳＩ間のデータ転送用の配線は図４に
示したシングルエンド型の多重結合網と同じ構成であ
り、１ビットの信号の本数が２本になっていることのみ
異なる。
データ転送用の回路を示す。この図においては２つＬＳ
Ｉ１とＬＳＩ４間のデータ転送を行うための配線を示し
ており、複数のＬＳＩ間のデータ転送用の配線は図４に
示したシングルエンド型の多重結合網と同じ構成であ
り、１ビットの信号の本数が２本になっていることのみ
異なる。
【００４６】図７において、ＬＳＩ１とＬＳＩ４は差動
の信号を送受信する。ＬＳＩ１から引き出されている信
号を２２１ｐ２２１ｎ、ＬＳＩ４から引き出されている
信号を２２４ｐ，２２４ｎで示している。それぞれの配
線２２１ｐ，２２１ｎ，２２４ｐ、２２４ｎは終端抵抗
Ｒｔｔにより整合終端されている。そして、それら配線
は図８、図９で示すように差動信号の方向性結合器を構
成している。ここでは、これら差動型方向性結合器を取
り囲むように設けられたグランドパターンは示していな
い。
の信号を送受信する。ＬＳＩ１から引き出されている信
号を２２１ｐ２２１ｎ、ＬＳＩ４から引き出されている
信号を２２４ｐ，２２４ｎで示している。それぞれの配
線２２１ｐ，２２１ｎ，２２４ｐ、２２４ｎは終端抵抗
Ｒｔｔにより整合終端されている。そして、それら配線
は図８、図９で示すように差動信号の方向性結合器を構
成している。ここでは、これら差動型方向性結合器を取
り囲むように設けられたグランドパターンは示していな
い。
【００４７】図８は信号層を２層用いて構成した差動信
号用の方向性結合器であり、図９は信号層１層を用いた
差動方向性結合器である。ここで図８、図９は図２と同
じく信号配置の俯瞰図であり、円筒はビアホールを示し
ている。
号用の方向性結合器であり、図９は信号層１層を用いた
差動方向性結合器である。ここで図８、図９は図２と同
じく信号配置の俯瞰図であり、円筒はビアホールを示し
ている。
【００４８】図８の信号配線ｄ１〜ｄ４において、同じ
層にある配線ｄ１，ｄ３の組と配線ｄ２、ｄ４の組がそ
れぞれ同一ＬＳＩからの差動信号であり、例えば図７と
の対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２２４
ｐがｄ１、２２４ｎがｄ３という具合である。図９では
外側の配線ｄ１，ｄ３の組と内側の配線ｄ２、ｄ４の組
がそれぞれ同一ＬＳＩからの差動信号であり、例えば図
７との対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２
２４ｐがｄ１、２２４ｎがｄ３という具合である。
層にある配線ｄ１，ｄ３の組と配線ｄ２、ｄ４の組がそ
れぞれ同一ＬＳＩからの差動信号であり、例えば図７と
の対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２２４
ｐがｄ１、２２４ｎがｄ３という具合である。図９では
外側の配線ｄ１，ｄ３の組と内側の配線ｄ２、ｄ４の組
がそれぞれ同一ＬＳＩからの差動信号であり、例えば図
７との対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２
２４ｐがｄ１、２２４ｎがｄ３という具合である。
【００４９】次にこの差動方向性結合器の動作特性につ
いてシミュレーションの結果を示す。
いてシミュレーションの結果を示す。
【００５０】図１０に図８に対応する差動型方向性結合
器の断面構造を示す。
器の断面構造を示す。
【００５１】信号である矩形パルス波が差動信号２２４
ｐ，２２４ｎを伝搬する場合、信号線路２２１ｐ，２２
１ｎ間に誘導される起電力はその配線の寸法と構造、及
び伝搬信号波形から決まり、以下のような条件の場合、
誘起される信号は図１２のようになる。
ｐ，２２４ｎを伝搬する場合、信号線路２２１ｐ，２２
１ｎ間に誘導される起電力はその配線の寸法と構造、及
び伝搬信号波形から決まり、以下のような条件の場合、
誘起される信号は図１２のようになる。
【００５２】すなわち図１０の配線構造は 配線幅・・・・・・・100μｍ 配線厚み・・・・・・30μｍ 横方向配線間隔・・・・200μｍ 縦方向配線間隔・・・・150μｍ planeからの最短距離 150μｍ 平行線路長・・・・・・３０ｍｍ この時の配線２２４ｐ，２２４ｎの実効特性インピーダ
ンスは電磁界解析の結果53.87-j1.64 Ωであった。
ンスは電磁界解析の結果53.87-j1.64 Ωであった。
【００５３】シミュレーション回路は図１１であり、各
線路を５０Ωで終端している。
線路を５０Ωで終端している。
【００５４】図１１、図１２中、差動型方向性結合器の
各ノードを１１、２１、３１、４１、１２、２２、３
２、４２で表した。図１１でノード１１と１２を結ぶ配
線が図１０では２２４ｐであり、ノード２１と２２を接
続する配線が図１０では２２４ｎである。同様にノード
３１と３２間の配線が２２１ｐであり、ノード４１と４
２間の配線が２２１ｎである。
各ノードを１１、２１、３１、４１、１２、２２、３
２、４２で表した。図１１でノード１１と１２を結ぶ配
線が図１０では２２４ｐであり、ノード２１と２２を接
続する配線が図１０では２２４ｎである。同様にノード
３１と３２間の配線が２２１ｐであり、ノード４１と４
２間の配線が２２１ｎである。
【００５５】図１２から分かるように、データ転送元の
差動信号２２４ｐ，２２４ｎ間の端子１１、２１間の信
号振幅が１．２Ｖ（左側の目盛り）のとき、２２１ｐ，
２２１ｎ間の端子３１、４１間に誘起される信号の振幅
は±９０ｍＶ（右側の目盛り）であり、全振幅は１８０
ｍＶあり、差動型方向性結合器において生成される信号
の弁別には充分な振幅を持っていることが分かる。
差動信号２２４ｐ，２２４ｎ間の端子１１、２１間の信
号振幅が１．２Ｖ（左側の目盛り）のとき、２２１ｐ，
２２１ｎ間の端子３１、４１間に誘起される信号の振幅
は±９０ｍＶ（右側の目盛り）であり、全振幅は１８０
ｍＶあり、差動型方向性結合器において生成される信号
の弁別には充分な振幅を持っていることが分かる。
【００５６】また、パルス幅は１ｎｓであり、すなわ
ち、１ＧＴ／ｓ(Giga Transfer Per Second)の転送を可
能とすることが分かる。
ち、１ＧＴ／ｓ(Giga Transfer Per Second)の転送を可
能とすることが分かる。
【００５７】また、逆の向きにデータを転送することも
同じ原理が成り立ち可能である。すなわち、差動信号線
２２１ｐ，２２１ｎに矩形波のデータを伝搬させ、２２
４ｐ，２２４ｎ間に図１２に示した信号と同じ波形の信
号を生成することができ、結果として逆向きのデータ転
送が可能である。
同じ原理が成り立ち可能である。すなわち、差動信号線
２２１ｐ，２２１ｎに矩形波のデータを伝搬させ、２２
４ｐ，２２４ｎ間に図１２に示した信号と同じ波形の信
号を生成することができ、結果として逆向きのデータ転
送が可能である。
【００５８】このように、プリント基板構成をプレーン
間に信号層２層を用いて差動型の方向性結合器を構成す
ることで、ＬＳＩ間データ転送に必要な信号を生成する
ことが可能である。
間に信号層２層を用いて差動型の方向性結合器を構成す
ることで、ＬＳＩ間データ転送に必要な信号を生成する
ことが可能である。
【００５９】また、図９のような差動型方向性結合器を
用いても信号を生成できる。
用いても信号を生成できる。
【００６０】図１３は図９に対応する多層プリント基板
内に設けられた給電プレーン間に１層の配線層を設けた
方向性結合器の断面図である。
内に設けられた給電プレーン間に１層の配線層を設けた
方向性結合器の断面図である。
【００６１】ここで、差動の駆動信号は両側の２２１
ｐ，２２１ｎを伝搬し、その間に設けられた２本の線路
２２４ｐ，２２４ｎ間に信号が誘起される。図１４回路
を用いてシミュレーションした結果を図１５に示す。
ｐ，２２１ｎを伝搬し、その間に設けられた２本の線路
２２４ｐ，２２４ｎ間に信号が誘起される。図１４回路
を用いてシミュレーションした結果を図１５に示す。
【００６２】ここで、配線の寸法は、以下の通りであ
る。
る。
【００６３】配線幅・・・・・・・・100μｍ 配線厚み・・・・・・・30μｍ 横方向配線間隔・・・・200μｍ planeからの最短距離・300μｍ 平行線路長・・・・・・３０ｍｍ 図１５と図１２を比較しても分かるように誘起される信
号の振幅は同じ程度の±９０ｍＶある。
号の振幅は同じ程度の±９０ｍＶある。
【００６４】次に、図１３の中２本線路である信号２２
４ｐ，２２４ｎをドライブした場合の誘導波形を図１６
に示す。この場合の配線の形態・寸法は図１３と同じで
ある。
４ｐ，２２４ｎをドライブした場合の誘導波形を図１６
に示す。この場合の配線の形態・寸法は図１３と同じで
ある。
【００６５】ドライブする線路はこの場合、２２４ｐ，
２２４ｎであり、線路２２１ｐ，２２１ｎ間の端子１
１、２１間に誘導される信号は±９０ｍＶ程度あること
が分かる。これより、内側をドライブした場合も外側を
ドライブした場合も、差動型方向性結合器に誘導される
誘導電圧はあまり変わらないことが分かる。そのため、
図１３で示した、差動型方向性結合器を信号層１層で構
成した場合でも、図１０で示した信号層２層で構成した
場合と同様な効果が得られる。
２２４ｎであり、線路２２１ｐ，２２１ｎ間の端子１
１、２１間に誘導される信号は±９０ｍＶ程度あること
が分かる。これより、内側をドライブした場合も外側を
ドライブした場合も、差動型方向性結合器に誘導される
誘導電圧はあまり変わらないことが分かる。そのため、
図１３で示した、差動型方向性結合器を信号層１層で構
成した場合でも、図１０で示した信号層２層で構成した
場合と同様な効果が得られる。
【００６６】本実施例は差動信号を用いるのでコモンモ
ードノイズに強いという差動信号の一般的な効果のほか
に、図７でレシーバに入力される信号が実施例１のシン
グルエンド型の配線に比べて２倍ありかつレシーバの端
子間の入力信号が大きいスルーレートを持っているので
レシーバがより速く動作できる。このため、実施例１に
比べてより高速に動作することができる。
ードノイズに強いという差動信号の一般的な効果のほか
に、図７でレシーバに入力される信号が実施例１のシン
グルエンド型の配線に比べて２倍ありかつレシーバの端
子間の入力信号が大きいスルーレートを持っているので
レシーバがより速く動作できる。このため、実施例１に
比べてより高速に動作することができる。
【００６７】更に、図１３の構成の場合、信号層が１層
で済むという効果もある。これは基板を製作する上で価
格を抑えられる効果がある。
で済むという効果もある。これは基板を製作する上で価
格を抑えられる効果がある。
【００６８】以上の述べたように図１の交差ブロックｂ
を図８、図９の様な差動型方向性結合器により構成する
ことで、１ビットのノード間の転送を可能とすることが
できる更に、この実施例では、差動の１ビットの信号が
占める面積は高々４本の配線が占める面積程度であり、
多ビットのバスに於いても図５のような配線を同様な構
成で横に並べていけば簡単に構成することができる。す
なわち、図５では１ビット２本の方向性結合器を用いて
データ転送信号を生成したが、本実施例では１ビット４
本の方向性結合器を用いてコモンモードノイズに強いデ
ータ転送信号を生成できる。
を図８、図９の様な差動型方向性結合器により構成する
ことで、１ビットのノード間の転送を可能とすることが
できる更に、この実施例では、差動の１ビットの信号が
占める面積は高々４本の配線が占める面積程度であり、
多ビットのバスに於いても図５のような配線を同様な構
成で横に並べていけば簡単に構成することができる。す
なわち、図５では１ビット２本の方向性結合器を用いて
データ転送信号を生成したが、本実施例では１ビット４
本の方向性結合器を用いてコモンモードノイズに強いデ
ータ転送信号を生成できる。
【００６９】このように多層化した差動型方向性結合器
を用いることで、多ビットのバスであっても、相互のＬ
ＳＩ間のデータ転送を高速にかつ従来のプリント基板を
用いて実現することができ、高性能なシステムと低価格
なシステムを両立することができる。
を用いることで、多ビットのバスであっても、相互のＬ
ＳＩ間のデータ転送を高速にかつ従来のプリント基板を
用いて実現することができ、高性能なシステムと低価格
なシステムを両立することができる。
【００７０】（実施例３）次に第３の実施例として図１
７を用いて多層基板の実装効率を高めた実施例を示す。
７を用いて多層基板の実装効率を高めた実施例を示す。
【００７１】第１の実施例である図１は方向性結合器を
単純に右手の方向にのばした実施例であった。そのた
め、方向性結合器を有する塗りつぶした交差ブロックｂ
とこれを有しないブロックｃとが交互に並んでおり、配
線効率が悪い。これを図１７のように配線を折り返すこ
と（鏡映反転）で実装効率を増やすことができる。
単純に右手の方向にのばした実施例であった。そのた
め、方向性結合器を有する塗りつぶした交差ブロックｂ
とこれを有しないブロックｃとが交互に並んでおり、配
線効率が悪い。これを図１７のように配線を折り返すこ
と（鏡映反転）で実装効率を増やすことができる。
【００７２】図１７で例えばＬＳＩ１からの信号ａ１
は、ａ４と交差するブロックを右下に進行したのち、折
り返して左下に進む。この時点線のａ５と交差する。更
に左下に進行し、波線のａ６と交差する。更に実線のａ
３と交差し、最後に１点鎖線のａ２と交差し、Ｒｔｔ１
で終端される。これで全てのＬＳＩとバックワードの方
向を保ったまま交差（方向性結合）する事が分かる。同
様に、他の配線も同じパターンを有している。
は、ａ４と交差するブロックを右下に進行したのち、折
り返して左下に進む。この時点線のａ５と交差する。更
に左下に進行し、波線のａ６と交差する。更に実線のａ
３と交差し、最後に１点鎖線のａ２と交差し、Ｒｔｔ１
で終端される。これで全てのＬＳＩとバックワードの方
向を保ったまま交差（方向性結合）する事が分かる。同
様に、他の配線も同じパターンを有している。
【００７３】また、各線路の最終結合部からの終端抵抗
までの配線は、図１７でハッチングしていない領域すな
わち、他の線路と結合しない領域にあれば何処を通って
も良い。例えば、Ｒｔｔ４は、ＬＳＩ４からの線路の終
端抵抗であるが、ＬＳＩ６からの線路ａ６と方向性結合
したのを最後に基板表面まで引き出される。この場合の
配線は他の線路と結合しないように、かつ一定のインピ
ーダンスを保つ条件で引き出せればよい。
までの配線は、図１７でハッチングしていない領域すな
わち、他の線路と結合しない領域にあれば何処を通って
も良い。例えば、Ｒｔｔ４は、ＬＳＩ４からの線路の終
端抵抗であるが、ＬＳＩ６からの線路ａ６と方向性結合
したのを最後に基板表面まで引き出される。この場合の
配線は他の線路と結合しないように、かつ一定のインピ
ーダンスを保つ条件で引き出せればよい。
【００７４】このように折り返して配線することで層数
を増やすことなく実装効率を高めることができ、かつ、
方向性結合器を構成するために必要な基板のサイズを短
くすることができるという効果がある。これはすなわ
ち、基板の価格を抑え、かつ、基板実装に係る制約を緩
和し設計の自由度を向上させる効果がある。これによ
り、システムの筐体のサイズを抑えることができる。こ
れにより、高密度実装が可能となり、システムが占める
筐体の設置面積も削減できるという効果がある。
を増やすことなく実装効率を高めることができ、かつ、
方向性結合器を構成するために必要な基板のサイズを短
くすることができるという効果がある。これはすなわ
ち、基板の価格を抑え、かつ、基板実装に係る制約を緩
和し設計の自由度を向上させる効果がある。これによ
り、システムの筐体のサイズを抑えることができる。こ
れにより、高密度実装が可能となり、システムが占める
筐体の設置面積も削減できるという効果がある。
【００７５】これは方向性結合をシングルエンド型ばか
りでなく差動型であっても同じ効果を得られる。
りでなく差動型であっても同じ効果を得られる。
【００７６】また、図１８にセンタープレーン型の実装
構造を示す。１は実施例１あるいは実施例３の方向性結
合器を（数１）で示される個数搭載するプリント基板で
あり、基板１上にＬＳＩ１〜ＬＳＩ６をそれぞれ搭載す
る２−１〜２−６のドータ基板がコネクタを介して接続
されている。ＬＳＩ１からプリント基板１まではドータ
基板２−１の配線により引き出され、コネクタを介して
接続されている。
構造を示す。１は実施例１あるいは実施例３の方向性結
合器を（数１）で示される個数搭載するプリント基板で
あり、基板１上にＬＳＩ１〜ＬＳＩ６をそれぞれ搭載す
る２−１〜２−６のドータ基板がコネクタを介して接続
されている。ＬＳＩ１からプリント基板１まではドータ
基板２−１の配線により引き出され、コネクタを介して
接続されている。
【００７７】このように構成することで、方向性結合式
バスに接続するドータ基板を、そのドータ基板が提供す
るデータ処理機能をシステムに簡単に追加することがで
きる。また、このバスは互いの配線がＤＣ的に接続され
ていないため活線挿抜が可能である。その特徴によりシ
ステムの可用性を高めることができる。
バスに接続するドータ基板を、そのドータ基板が提供す
るデータ処理機能をシステムに簡単に追加することがで
きる。また、このバスは互いの配線がＤＣ的に接続され
ていないため活線挿抜が可能である。その特徴によりシ
ステムの可用性を高めることができる。
【００７８】（実施例４）次にヒステリシスを有する差
動のレシーバを第２の実施例に応用した場合の実施例を
図１９を用いて説明する。
動のレシーバを第２の実施例に応用した場合の実施例を
図１９を用いて説明する。
【００７９】図１９（ａ）の５は、差動の入力信号ｖｉ
ｎ＿ｎ，ｖｉｎ＿ｐに対し、出力電圧ｖｏｕｔ図１９
（ｂ）の様に変化することを特徴とするヒステリシス型
差動入力回路であり、更に、第２の実施例で示した差動
型方向性結合器により接続された差動線路に接続されて
いる。 このため、入力信号は図１２で菱形で示された
信号ｖ（４１），或いは×型で示された信号ｖ（３１）
のような信号が入力される。 また、同様に図１５で示
した三角で示された信号ｖ（４１）や×型のｖ（３１）
が入力される。
ｎ＿ｎ，ｖｉｎ＿ｐに対し、出力電圧ｖｏｕｔ図１９
（ｂ）の様に変化することを特徴とするヒステリシス型
差動入力回路であり、更に、第２の実施例で示した差動
型方向性結合器により接続された差動線路に接続されて
いる。 このため、入力信号は図１２で菱形で示された
信号ｖ（４１），或いは×型で示された信号ｖ（３１）
のような信号が入力される。 また、同様に図１５で示
した三角で示された信号ｖ（４１）や×型のｖ（３１）
が入力される。
【００８０】そのレシーバ５の動作を図１９（ｂ）を用
いて説明する。
いて説明する。
【００８１】ｖｉｎはレシーバ５の差動入力電圧、すな
わち、ｖｉｎ−ｐとｖｉｎ＿ｎとの電圧差である。ｖｏ
ｕｔはレシーバ５の出力電圧である。図中、入力電圧差
ｖｉｎが立上りと立ち下がりでスレッショルド電圧が異
なり、立上りのスレッショルド電圧をＶｈｙｓ＿ｐ、立
ち下がりスレッショルド電圧をＶｈｙｓ＿ｎで表してい
る。
わち、ｖｉｎ−ｐとｖｉｎ＿ｎとの電圧差である。ｖｏ
ｕｔはレシーバ５の出力電圧である。図中、入力電圧差
ｖｉｎが立上りと立ち下がりでスレッショルド電圧が異
なり、立上りのスレッショルド電圧をＶｈｙｓ＿ｐ、立
ち下がりスレッショルド電圧をＶｈｙｓ＿ｎで表してい
る。
【００８２】入力電圧ｖｉｎがＶｈｙｓ＿ｎ以下の場
合、ｖｏｕｔは”Ｌ”である。この状態から、入力電圧
ｖｉｎが大きくなっていく場合、ｖｏｕｔは入力電圧ｖ
ｉｎがＶｈｙｓ＿ｐを超えた時点で、”Ｈ”に切り替わ
る。 その後、今度は入力が下がった場合、入力電圧ｖ
ｉｎがＶｈｙｓ＿ｎを下回った時点でｖｏｕｔは”Ｌ”
になる。 このようにして、レシーバ５の出力電圧ｖｏ
ｕｔにの状態により、入力スレッショルド電圧Ｖｈｙｓ
＿ｎ，Ｖｈｙｓ＿ｐが異なるように動作する。このた
め、レシーバ５に図１２或いは図１５のような差動波形
の正立と倒立のパルスが交互に入力される場合、レシー
バ５の出力ｖｏｕｔは方向性結合器のドライブ波形を復
元することができる。
合、ｖｏｕｔは”Ｌ”である。この状態から、入力電圧
ｖｉｎが大きくなっていく場合、ｖｏｕｔは入力電圧ｖ
ｉｎがＶｈｙｓ＿ｐを超えた時点で、”Ｈ”に切り替わ
る。 その後、今度は入力が下がった場合、入力電圧ｖ
ｉｎがＶｈｙｓ＿ｎを下回った時点でｖｏｕｔは”Ｌ”
になる。 このようにして、レシーバ５の出力電圧ｖｏ
ｕｔにの状態により、入力スレッショルド電圧Ｖｈｙｓ
＿ｎ，Ｖｈｙｓ＿ｐが異なるように動作する。このた
め、レシーバ５に図１２或いは図１５のような差動波形
の正立と倒立のパルスが交互に入力される場合、レシー
バ５の出力ｖｏｕｔは方向性結合器のドライブ波形を復
元することができる。
【００８３】ここでＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎの電圧
は、差動の方向性結合器で発生する電圧差（ｖｉｎ）の
ピーク電圧に対してノイズ比率が１０％程度の場合、マ
ージンを５％見込んでそれぞれ１５％−８５％程度あれ
ばよい。
は、差動の方向性結合器で発生する電圧差（ｖｉｎ）の
ピーク電圧に対してノイズ比率が１０％程度の場合、マ
ージンを５％見込んでそれぞれ１５％−８５％程度あれ
ばよい。
【００８４】図１２の場合はｖｉｎは±１８０ｍＶ程度
あるので、Ｖｈｙｓ＿ｐは１３．５ｍＶから７６．５ｍ
Ｖ、Ｖｈｙｓ＿ｎは−１３．５ｍＶから７６．５ｍＶ程
度あればよい。これは当然線路が終端されている終端電
圧Ｖｔｔからの差である。
あるので、Ｖｈｙｓ＿ｐは１３．５ｍＶから７６．５ｍ
Ｖ、Ｖｈｙｓ＿ｎは−１３．５ｍＶから７６．５ｍＶ程
度あればよい。これは当然線路が終端されている終端電
圧Ｖｔｔからの差である。
【００８５】このレシーバ５の入力回路の初段の一般的
な回路例を図１９（ｃ）に示す。これは、例えば"Phill
ips E. Allen, Douglas R. Holberg,CMOS Analog Circu
it Design,1987"の３５２頁に記載された回路例と同様
な構成であり、このような回路を応用することでヒステ
リシス内蔵の差動回路を簡単に構成することができる。
また、データ転送行われていない状態すなわちアイドル
の状態において信号がバス上を伝搬していないので電位
は終端電圧となり、差動型のレシーバの入力はｐ側ｎ側
とも同電位となるが、この場合でもヒステリシスの機能
をレシーバ５が持つので、発信などせず、安定動作が可
能である。
な回路例を図１９（ｃ）に示す。これは、例えば"Phill
ips E. Allen, Douglas R. Holberg,CMOS Analog Circu
it Design,1987"の３５２頁に記載された回路例と同様
な構成であり、このような回路を応用することでヒステ
リシス内蔵の差動回路を簡単に構成することができる。
また、データ転送行われていない状態すなわちアイドル
の状態において信号がバス上を伝搬していないので電位
は終端電圧となり、差動型のレシーバの入力はｐ側ｎ側
とも同電位となるが、この場合でもヒステリシスの機能
をレシーバ５が持つので、発信などせず、安定動作が可
能である。
【００８６】次にこれを用いたデータの転送方法を図２
０を用いて説明する。これはデータ転送方式が高速動作
に適したソースクロック同期方式の場合である。ここで
ソースクロック同期方式とはデータと同じ配線形態を持
つストローブ信号（ソースクロック）をバスに設け、デ
ータを送信するＬＳＩからデータと殆ど同じタイミング
でストローブ信号を出し、信号受信ＬＳＩでこの送信さ
れたストローブによりデータをラッチする方式である。
０を用いて説明する。これはデータ転送方式が高速動作
に適したソースクロック同期方式の場合である。ここで
ソースクロック同期方式とはデータと同じ配線形態を持
つストローブ信号（ソースクロック）をバスに設け、デ
ータを送信するＬＳＩからデータと殆ど同じタイミング
でストローブ信号を出し、信号受信ＬＳＩでこの送信さ
れたストローブによりデータをラッチする方式である。
【００８７】ソースクロック同期方式で転送されたデー
タとソースクロックが、それぞれレシーバ５、５’に到
達する。レシーバ５と５’はヒステリシス内蔵の差動回
路であり、それぞれデータとクロックを復元する。復元
されたクロックが差動入力のフリップフロップ７（以下
ＦＦ）でラッチする。ラッチするクロックは、位相遅延
回路６でπ／２（９０度）ずらしてＦＦ７に入力され
る。ここで差動入力のＦＦ７のラッチ用クロック入力端
子が”＋”と”−”の２つあるが、これはクロックの立
上りと、立ち下がりにでデータをラッチするための端子
であり、データの転送速度とクロックの転送速度が同じ
場合に有効である。
タとソースクロックが、それぞれレシーバ５、５’に到
達する。レシーバ５と５’はヒステリシス内蔵の差動回
路であり、それぞれデータとクロックを復元する。復元
されたクロックが差動入力のフリップフロップ７（以下
ＦＦ）でラッチする。ラッチするクロックは、位相遅延
回路６でπ／２（９０度）ずらしてＦＦ７に入力され
る。ここで差動入力のＦＦ７のラッチ用クロック入力端
子が”＋”と”−”の２つあるが、これはクロックの立
上りと、立ち下がりにでデータをラッチするための端子
であり、データの転送速度とクロックの転送速度が同じ
場合に有効である。
【００８８】また、クロックの位相遅延回路６はクロッ
ク（Ｃｌｏｃｋ）とデータ（ｖｉｎ）の入力信号の位相
がレシーバ５、５’の入力端子で同時刻の場合、クロッ
ク（Ｃｌｏｃｋ）を用いてデータをラッチするためデー
タのセットアップ時間が最大になるようにオフセットを
設けている。
ク（Ｃｌｏｃｋ）とデータ（ｖｉｎ）の入力信号の位相
がレシーバ５、５’の入力端子で同時刻の場合、クロッ
ク（Ｃｌｏｃｋ）を用いてデータをラッチするためデー
タのセットアップ時間が最大になるようにオフセットを
設けている。
【００８９】また、位相遅延回路６に差動型を用いるの
は、レシーバ５’ のＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎや、
レシーバ５’の出力段の”Ｌ”，”Ｈ”のドライバビリ
ティのバラツキのため、クロックデュティー比が異なる
ため、これを補正するためである。差動であればｐ，ｎ
信号で立ち上がり、立ち下がりや位相が若干ずれても常
にセンターでデータを受け渡すことができるためであ
る。
は、レシーバ５’ のＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎや、
レシーバ５’の出力段の”Ｌ”，”Ｈ”のドライバビリ
ティのバラツキのため、クロックデュティー比が異なる
ため、これを補正するためである。差動であればｐ，ｎ
信号で立ち上がり、立ち下がりや位相が若干ずれても常
にセンターでデータを受け渡すことができるためであ
る。
【００９０】図２１に信号遅延回路６の回路例を示す。
この図では簡単のため差動信号を１つの回路で示してい
るが、全ての信号で差動となっている。
この図では簡単のため差動信号を１つの回路で示してい
るが、全ての信号で差動となっている。
【００９１】位相検出器６−１は入力されたクロック
（Ｃｌｏｃｋ）とフィードバックされたクロック信号と
の位相比較を行う。 レジスタ６−２は遅延量を制御す
るためのデータが格納されている。このデータを元にク
ロックの位相を変化させ９０度ずれた信号６−３を出力
する。 これの制御の方法は遅延回路を構成するリング
６−４の遅延量がクロック（Ｃｌｏｃｋ）の周期と同じ
になるようにリング６−４の遅延量を経路を選択するこ
とで加減し、そのＣｌｏｃｋの周期にマッチしたリング
６−４上の経路からＣｌｏｃｋの周期の半分の位置にス
イッチを設けこれを９０度ずれた出力とする。これらの
リング６ー４の経路選択情報と出力６−３へのスイッチ
選択の情報をレジスタ６−２は保持している。
（Ｃｌｏｃｋ）とフィードバックされたクロック信号と
の位相比較を行う。 レジスタ６−２は遅延量を制御す
るためのデータが格納されている。このデータを元にク
ロックの位相を変化させ９０度ずれた信号６−３を出力
する。 これの制御の方法は遅延回路を構成するリング
６−４の遅延量がクロック（Ｃｌｏｃｋ）の周期と同じ
になるようにリング６−４の遅延量を経路を選択するこ
とで加減し、そのＣｌｏｃｋの周期にマッチしたリング
６−４上の経路からＣｌｏｃｋの周期の半分の位置にス
イッチを設けこれを９０度ずれた出力とする。これらの
リング６ー４の経路選択情報と出力６−３へのスイッチ
選択の情報をレジスタ６−２は保持している。
【００９２】このレジスタ６−２の値は、バスのデータ
転送を行う前に決定されており、システムスタートアッ
プ時と、温度が均一と見なせる時間間隔で調整する。
転送を行う前に決定されており、システムスタートアッ
プ時と、温度が均一と見なせる時間間隔で調整する。
【００９３】レジスタ６ー２の設定の方法は、位相比較
器６ー１が、入力クロック（Ｃｌｏｃｋ）とリング６−
４を通過した周期が同じになるようにリング６ー４の経
路をレジスタ６ー２に書き込む値により調整する。ま
ず、一番短い経路となるようにここでは記載していない
コントローラがレジスタ６ー２を設定し位相比較する。
その結果位相ずれがあると位相比較器６ー１はここでは
示していない位相遅延回路６を制御する回路へフィード
バックし、レジスタ６ー２をリング６ー４の経路を１段
長くなるように設定し、再び同じ比較を行う。こうし
て、徐々にＣｌｏｃｋの周期とリング６ー４の周期とが
近くなり、位相比較器６ー１の出力が小さくなってい
く。しかしこれを続けていくと、今度はリング６ー４の
遅延の方が大きくなるため位相比較器６ー１の出力は増
加に転ずる。
器６ー１が、入力クロック（Ｃｌｏｃｋ）とリング６−
４を通過した周期が同じになるようにリング６ー４の経
路をレジスタ６ー２に書き込む値により調整する。ま
ず、一番短い経路となるようにここでは記載していない
コントローラがレジスタ６ー２を設定し位相比較する。
その結果位相ずれがあると位相比較器６ー１はここでは
示していない位相遅延回路６を制御する回路へフィード
バックし、レジスタ６ー２をリング６ー４の経路を１段
長くなるように設定し、再び同じ比較を行う。こうし
て、徐々にＣｌｏｃｋの周期とリング６ー４の周期とが
近くなり、位相比較器６ー１の出力が小さくなってい
く。しかしこれを続けていくと、今度はリング６ー４の
遅延の方が大きくなるため位相比較器６ー１の出力は増
加に転ずる。
【００９４】この増加に転ずるところが位相が一番ｃｌ
ｏｃｋに近いところであることが分かる。
ｏｃｋに近いところであることが分かる。
【００９５】このようにして、Ｃｌｏｃｋとリング６ー
４の遅延時間が同じになるようにレジスタ６ー２を設定
する。これにより、結果として９０度の位相が補償され
る。そしてかつ、ソース同期方式であっても、Ｃｌｏｃ
ｋとデータの位相を絶えず９０度に保つことができデー
タ転送を確実なものにできる。
４の遅延時間が同じになるようにレジスタ６ー２を設定
する。これにより、結果として９０度の位相が補償され
る。そしてかつ、ソース同期方式であっても、Ｃｌｏｃ
ｋとデータの位相を絶えず９０度に保つことができデー
タ転送を確実なものにできる。
【００９６】この、位相の補正はリセット後だけでな
く、定時間毎に繰り返すのがよい。これにより、温度変
化による遅延変動に対応できる。また、差動信号を用い
ることで、ｐ，ｎ信号で立ち上がり、立ち下がりや位相
が若干ずれ、レシーバ５’ のＶｈｙｓ＿ｐ，Ｖｈｙｓ
＿ｎや、レシーバ５’の出力段の”Ｌ”，”Ｈ”のドラ
イバビリティのバラツキなどによる、クロックデュティ
ー比の変動を補正することができ、常に位相のセンター
でデータを受け渡すことができる。
く、定時間毎に繰り返すのがよい。これにより、温度変
化による遅延変動に対応できる。また、差動信号を用い
ることで、ｐ，ｎ信号で立ち上がり、立ち下がりや位相
が若干ずれ、レシーバ５’ のＶｈｙｓ＿ｐ，Ｖｈｙｓ
＿ｎや、レシーバ５’の出力段の”Ｌ”，”Ｈ”のドラ
イバビリティのバラツキなどによる、クロックデュティ
ー比の変動を補正することができ、常に位相のセンター
でデータを受け渡すことができる。
【００９７】次に別のレシーバの実施例を図２２を用い
て説明する。
て説明する。
【００９８】図２２（ａ）は差動のコンパレータを２つ
用いて１つのレシーバを構成したものである。入力電圧
ｖｉｎ＿ｐ，ｖｉｎ＿ｎされると、オフセット電圧ｖｐ
１、ｖｐ２をもってコンパレータ５ー１、５ー２に入力
される。この電圧、ＶＰ１，ｖｐ２は電池の記号で表し
たが、実際は、電池でなく、コンパレータの基準電圧に
オフセットを持たせることを意味している。
用いて１つのレシーバを構成したものである。入力電圧
ｖｉｎ＿ｐ，ｖｉｎ＿ｎされると、オフセット電圧ｖｐ
１、ｖｐ２をもってコンパレータ５ー１、５ー２に入力
される。この電圧、ＶＰ１，ｖｐ２は電池の記号で表し
たが、実際は、電池でなく、コンパレータの基準電圧に
オフセットを持たせることを意味している。
【００９９】図２２（ｂ）は、このレシーバ５ー１、５
ー２の入出力電圧の関係を示している。すなわち、ｒ１
はレシーバ５ー１の、ｒ２はレシーバ５ー２の入出力電
圧関係を示しており、レシーバ５ー１は”＋”側の信号
の振幅が”−”側の信号の振幅より、電圧ｖｐ１だけ大
きくなった場合に、”Ｈ”をｖｏｕｔ＿ｐから出力す
る。反対に、レシーバ５ー２は”＋”側の信号の振幅
が”−”側の信号の振幅より、電圧ｖｐ１だけ小さくな
った場合に、”Ｌ”をｖｏｕｔ＿ｎから出力するよう作
用する。このため、レシーバ５ー１、５ー３は方向性結
合器でドライブされた波形の立上りを検出し、レシーバ
５ー２、５ー４は方向性結合器でドライブされた波形の
立下がりを検出するように機能する。
ー２の入出力電圧の関係を示している。すなわち、ｒ１
はレシーバ５ー１の、ｒ２はレシーバ５ー２の入出力電
圧関係を示しており、レシーバ５ー１は”＋”側の信号
の振幅が”−”側の信号の振幅より、電圧ｖｐ１だけ大
きくなった場合に、”Ｈ”をｖｏｕｔ＿ｐから出力す
る。反対に、レシーバ５ー２は”＋”側の信号の振幅
が”−”側の信号の振幅より、電圧ｖｐ１だけ小さくな
った場合に、”Ｌ”をｖｏｕｔ＿ｎから出力するよう作
用する。このため、レシーバ５ー１、５ー３は方向性結
合器でドライブされた波形の立上りを検出し、レシーバ
５ー２、５ー４は方向性結合器でドライブされた波形の
立下がりを検出するように機能する。
【０１００】ここで、オフセット電圧ｖｐ１，ｖｐ２
は、図１９（ｃ）のフィードバックトランジスタＭ１０
とＭ１１のゲート幅を非対称にすることで実現できる。
すなわち、Ｍ１０の幅がＭ１１より大きい場合、ｖｉｎ
＿ｐのフィードバックが大きくなり、ヒステリシスにオ
フセットが生じることになる。
は、図１９（ｃ）のフィードバックトランジスタＭ１０
とＭ１１のゲート幅を非対称にすることで実現できる。
すなわち、Ｍ１０の幅がＭ１１より大きい場合、ｖｉｎ
＿ｐのフィードバックが大きくなり、ヒステリシスにオ
フセットが生じることになる。
【０１０１】次にこのレシーバを用いたデータ復元回路
を図２３を用いて説明する。
を図２３を用いて説明する。
【０１０２】オフセット電圧付の差動コンパレータ５ー
１〜５ー４は、それぞれ、方向性結合器により変調され
たデータ（ｘｄａｔａ）とクロック（ｘｃｌｏｃｋ）差
動の信号の正信号と負信号を入力する。このコンパレー
タ５ー１、５ー２で検出された信号はフリップフロップ
Ｆ１とＦ２に送られ、ｘｃｌｋがコンパレータ５ー３、
５ー４により検出された時刻にラッチされる。これらの
フリップ・フロップＦ１，Ｆ２の出力信号をｕｐ信号、
ｄｏｗｎ信号と名付け、復元回路(demodulator)Ｄ１に
より、データ（ｄａｔａ）の復元とエラー（ｅｒｒｏ
ｒ）の検出が成される。
１〜５ー４は、それぞれ、方向性結合器により変調され
たデータ（ｘｄａｔａ）とクロック（ｘｃｌｏｃｋ）差
動の信号の正信号と負信号を入力する。このコンパレー
タ５ー１、５ー２で検出された信号はフリップフロップ
Ｆ１とＦ２に送られ、ｘｃｌｋがコンパレータ５ー３、
５ー４により検出された時刻にラッチされる。これらの
フリップ・フロップＦ１，Ｆ２の出力信号をｕｐ信号、
ｄｏｗｎ信号と名付け、復元回路(demodulator)Ｄ１に
より、データ（ｄａｔａ）の復元とエラー（ｅｒｒｏ
ｒ）の検出が成される。
【０１０３】ここで、ｘｄａｔａとｘｃｌｋの位相関係
は、同相であっても良いし９０度ｘｃｌｋの方が遅くて
も良い。同相である場合、図２１で示した位相シフタを
用いて位相をずらせばよい。
は、同相であっても良いし９０度ｘｃｌｋの方が遅くて
も良い。同相である場合、図２１で示した位相シフタを
用いて位相をずらせばよい。
【０１０４】次に、図２４を用いて、復元回路の機能を
説明する。図２４は入力信号ｕｐ信号とｄｏｗｎ信号に
より変化する状態遷移を示している。
説明する。図２４は入力信号ｕｐ信号とｄｏｗｎ信号に
より変化する状態遷移を示している。
【０１０５】状態は３つあり、”Ｈ”，”Ｌ”，”ｅｒ
ｒｏｒ”である。”Ｈ”と”Ｌ”状態の時、それぞれの
データ（ｄａｔａ）を出力する。
ｒｏｒ”である。”Ｈ”と”Ｌ”状態の時、それぞれの
データ（ｄａｔａ）を出力する。
【０１０６】図２３のレシーバ５ー１は方向性結合器で
ドライブされた波形の立上りを検出するので、この信号
の出力は、絶えず立上りを意味する。同様に図２３のレ
シーバ５ー２は方向性結合器でドライブされた波形の立
下がりを検出するので、この信号の出力は、絶えず立下
がりを意味する。 このｕｐ信号とｄｏｗｎ信号を２ビ
ットで表し、ｕｐ信号を上位ビットに割り当て場合、復
元回路Ｄ１の状態が”Ｌ”の場合、”１０”信号が入力
されれば状態は”Ｈ”に遷移し、逆にＤ１が”Ｈ”の
時、”０１”信号が入力されればＤ１の状態は”Ｌ”に
遷移する。 ただし、”Ｈ”状態から更に立上りは生じ
るのは原理上あり得ないので、”Ｈ”で”１ｘ”が入力
されると”ｅｒｒｏｒ”状態に遷移し、ｅｒｒｏｒ信号
が出力される。同様にＤ１が”Ｌ”の状態の場合”ｘ
１”が入力されると、”ｅｒｒｏｒ”状態に遷移し、ｅ
ｒｒｏｒ信号が出力される。何も入力がない状態を示
す”００”が入力されるとＤ１は状態を保存する。
ドライブされた波形の立上りを検出するので、この信号
の出力は、絶えず立上りを意味する。同様に図２３のレ
シーバ５ー２は方向性結合器でドライブされた波形の立
下がりを検出するので、この信号の出力は、絶えず立下
がりを意味する。 このｕｐ信号とｄｏｗｎ信号を２ビ
ットで表し、ｕｐ信号を上位ビットに割り当て場合、復
元回路Ｄ１の状態が”Ｌ”の場合、”１０”信号が入力
されれば状態は”Ｈ”に遷移し、逆にＤ１が”Ｈ”の
時、”０１”信号が入力されればＤ１の状態は”Ｌ”に
遷移する。 ただし、”Ｈ”状態から更に立上りは生じ
るのは原理上あり得ないので、”Ｈ”で”１ｘ”が入力
されると”ｅｒｒｏｒ”状態に遷移し、ｅｒｒｏｒ信号
が出力される。同様にＤ１が”Ｌ”の状態の場合”ｘ
１”が入力されると、”ｅｒｒｏｒ”状態に遷移し、ｅ
ｒｒｏｒ信号が出力される。何も入力がない状態を示
す”００”が入力されるとＤ１は状態を保存する。
【０１０７】このようにして、ｕｐ信号とｄｏｗｎ信号
からデータとエラーを検出することができる。
からデータとエラーを検出することができる。
【０１０８】次にこの動作を図２５を用いて説明する。
ここでは伝送に掛かる時間は位相関係を分かりやすくす
るためゼロにしてある。
ここでは伝送に掛かる時間は位相関係を分かりやすくす
るためゼロにしてある。
【０１０９】ｄａｔａ＿ｐは送信元からのデータパター
ンであり、正論理の信号のみ示した。当然、この信号の
反転した信号も同時に差動信号として送信される。
ンであり、正論理の信号のみ示した。当然、この信号の
反転した信号も同時に差動信号として送信される。
【０１１０】このデータと同期して差動のｃｌｋを送信
元のＬＳＩは送信する。
元のＬＳＩは送信する。
【０１１１】ｘｃｌｋ，ｘｄａｔａは方向性結合器によ
り、生成された信号であり、ｄａｔａ，ｃｌｋの立上り
・立ち下がりに応じて信号が生じる。 この信号に外乱
ノイズにより丸で囲ったノイズが重畳されている（ここ
では２ヶ所）。ｖｉｎはレシーバの入力電圧差であり、
xdata_pとxdata_nの電圧の差である。
り、生成された信号であり、ｄａｔａ，ｃｌｋの立上り
・立ち下がりに応じて信号が生じる。 この信号に外乱
ノイズにより丸で囲ったノイズが重畳されている（ここ
では２ヶ所）。ｖｉｎはレシーバの入力電圧差であり、
xdata_pとxdata_nの電圧の差である。
【０１１２】最初のエラーはコモンモード（同相）ノイ
ズであり、ｘｄａｔａ＿ｐと、ｘｄａｔａ＿ｎに同方向
に重畳されている。この場合、ｖｉｎには信号として現
れないので、エラーは生じない。
ズであり、ｘｄａｔａ＿ｐと、ｘｄａｔａ＿ｎに同方向
に重畳されている。この場合、ｖｉｎには信号として現
れないので、エラーは生じない。
【０１１３】データ（ｄａｔａ）は、エラーのない限
り、ｕｐ信号、ｄｏｗｎ信号に応じてデータを正確に復
元できることがわかる。
り、ｕｐ信号、ｄｏｗｎ信号に応じてデータを正確に復
元できることがわかる。
【０１１４】次に、ディファレンシャルノイズが重畳す
る場合（２つめのノイズ）、エラーが生じる。
る場合（２つめのノイズ）、エラーが生じる。
【０１１５】このエラーは差動モードの信号に対し頻度
が少ないという特徴がある。 このエラーが生じた場
合、図ではｘｄａｔａ＿ｐにノイズが乗り、結果とし
て、ｕｐ信号がエラー発生部で連続するので復元回路Ｄ
１はエラーに遷移する。
が少ないという特徴がある。 このエラーが生じた場
合、図ではｘｄａｔａ＿ｐにノイズが乗り、結果とし
て、ｕｐ信号がエラー発生部で連続するので復元回路Ｄ
１はエラーに遷移する。
【０１１６】但し、このディファレンシャルノイズがｎ
側に発生し、ｕｐ信号とｄｏｗｎ信号が連続するような
エラーはこの回路では検出できない。そのため、データ
自身にＥＣＣ(Error Correct Code)を付加して、エラー
処理するのが自然である。
側に発生し、ｕｐ信号とｄｏｗｎ信号が連続するような
エラーはこの回路では検出できない。そのため、データ
自身にＥＣＣ(Error Correct Code)を付加して、エラー
処理するのが自然である。
【０１１７】また、エラーが発生したら、同じバストラ
ンザクション処理を行うこと（再送）で、再度データ転
送を行い。エラーが無くなるまで再送を行う。これはノ
イズがランダムに起こる場合がほとんどであることによ
る。
ンザクション処理を行うこと（再送）で、再度データ転
送を行い。エラーが無くなるまで再送を行う。これはノ
イズがランダムに起こる場合がほとんどであることによ
る。
【０１１８】
【発明の効果】このように復元回路を構成することによ
り、ＥＣＣ処理開始以前にエラー検出ができるという効
果がある。そして、高速のデータ転送を方向性結合器を
用いて実施することができる。また、エラーのないデー
タ転送が行える。
り、ＥＣＣ処理開始以前にエラー検出ができるという効
果がある。そして、高速のデータ転送を方向性結合器を
用いて実施することができる。また、エラーのないデー
タ転送が行える。
【図１】第１の実施例の方向性結合器を基板の垂直方向
に配置し多重結合網を構成したバス接続図。
に配置し多重結合網を構成したバス接続図。
【図２】方向性結合器の俯瞰図。
【図３】従来の方向性結合式バスの例を説明する図。
【図４】１ビットのノード間転送を実現した従来の方向
性結合式バスの例を説明する図。
性結合式バスの例を説明する図。
【図５】本発明の配線構造の俯瞰図。
【図６】図５の断面図。
【図７】差動型の方向性結合器を用いたバス配線図。
【図８】差動型の方向性結合器の俯瞰図１。
【図９】差動型の方向性結合器の俯瞰図２。
【図１０】差動型の方向性結合器の断面図１。
【図１１】差動型方向性結合器による信号生成のシミュ
レーション回路。
レーション回路。
【図１２】図１１の結果の波形。
【図１３】差動型の方向性結合器の断面図２。
【図１４】差動型方向性結合器による信号生成のシミュ
レーション回路。
レーション回路。
【図１５】図１４の結果の波形１。
【図１６】図１５の結果の波形２。
【図１７】高密度方向性結合器を基板の垂直方向に配置
し多重結合網を構成したバス接続図。
し多重結合網を構成したバス接続図。
【図１８】センタープレーン型バス構成図。
【図１９】方向性結合式バス用ヒステリシス付差動コン
パレータ。
パレータ。
【図２０】ソースクロック同期方式でのヒステリシス付
差動コンパレータを用いたデータラッチ方式。
差動コンパレータを用いたデータラッチ方式。
【図２１】位相遅延回路（９０度ディジタル位相シフ
タ）。
タ）。
【図２２】方向性結合式バス用オフセット付差動コンパ
レータ。
レータ。
【図２３】オフセット付差動コンパレータを用いたデー
タラッチ方式。
タラッチ方式。
【図２４】復元回路の状態遷移図。
【図２５】図２４の各ステージの波形。
１…プリント基板、１１、１２、２１、２２、３１、３
２、４１、４２…シミュレーションのためのノード、１
−１〜１−８…バス配線（図４においてはノード間結合
のための方向性結合器）、２−１〜２−６…ＬＳＩ１〜
６をそれぞれ搭載するドータ基板、２１〜２６…多重結
合バス配線、２２１ｐ，２２１ｎ…ＬＳＩ１からの差動
信号線、２２４ｐ，２２４ｎ…ＬＳＩ４からの差動信号
線、５、５ー１、５ー２，５−３，５−４…差動型レシ
ーバ
２、４１、４２…シミュレーションのためのノード、１
−１〜１−８…バス配線（図４においてはノード間結合
のための方向性結合器）、２−１〜２−６…ＬＳＩ１〜
６をそれぞれ搭載するドータ基板、２１〜２６…多重結
合バス配線、２２１ｐ，２２１ｎ…ＬＳＩ１からの差動
信号線、２２４ｐ，２２４ｎ…ＬＳＩ４からの差動信号
線、５、５ー１、５ー２，５−３，５−４…差動型レシ
ーバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北野 昌宏 神奈川県海老名市下今泉810番地 株式会 社日立製作所サーバ開発本部内 (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 (72)発明者 栗原 良一 神奈川県海老名市下今泉810番地 株式会 社日立製作所サーバ開発本部内 Ｆターム(参考） 5E346 AA15 AA43 BB02 BB03 BB04 BB06 BB07 BB11 BB20 FF45 HH01 HH04
Claims (5)
- 【請求項１】ディジタルデータ転送用のインタフェース
回路を有するモジュールが複数接続されるバスであっ
て、前記複数のモジュールが接続されるプリント配線基
板において、 前記モジュールからの引出信号線が終端抵抗により整合
終端され、 第１の前記モジュールから前記終端抵抗までの引出し配
線において前記第２以降のモジュールからの引出し配線
の一部とが３０ｍｍ程度の長さを持つ方向性結合器をそ
れぞれ構成し、 前記方向性結合器が非貫通型のビアホールによって接続
されることでモジュール間でデータの送受信を行うこと
を特徴とする方向結合式バスシステム。 - 【請求項２】請求項１において、 前記方向性結合器が、グランド層に挟まれた同一信号層
内の隣接する２線路により構成され、前記方向性結合器
が非貫通型のビアホールによって接続されたことを特徴
とする方向結合式バスシステム。 - 【請求項３】請求項２において、 前記モジュールからのディジタル信号を差動信号とし、
前記一方の機能要素から前記他方の機能要素への信号の
伝達を差動型の方向性結合器を用いて行うことを特徴と
するバスシステム。 - 【請求項４】請求項３において、差動型の方向性結合器
を、プリント配線板の電源層に挟まれた２層の信号層で
構成し、前記信号層の１層に前記機能素子からの差動信
号（ドライブ信号）線を平行に並ぶように配置し、前記
信号層の他方の層に他方の前記機能素子への差動信号
（レシーブ信号）線を前記差動ドライブ信号線に上下同
じ位置になるように配置したことで、差動型の方向性結
合器を構成したことを特徴とするプリント基板。 - 【請求項５】請求項３において、差動の方向性結合器
を、プリント配線板の電源層に挟まれた１層の信号層で
構成し、前記信号層に前記機能素子からの差動信号（ド
ライブ信号）線を平行に並ぶように配置し、前記信号層
の他方の層に他方の前記機能素子への差動信号（レシー
ブ信号）線を前記差動ドライブ信号線の両側に配置した
ことで、差動の方向性結合器を構成したことを特徴とす
るプリント基板。
Priority Applications (2)
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|---|---|---|---|
| JP30664598A JP3765192B2 (ja) | 1998-10-28 | 1998-10-28 | 方向性結合式バスシステム |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30664598A JP3765192B2 (ja) | 1998-10-28 | 1998-10-28 | 方向性結合式バスシステム |
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| Publication Number | Publication Date |
|---|---|
| JP2000132290A true JP2000132290A (ja) | 2000-05-12 |
| JP3765192B2 JP3765192B2 (ja) | 2006-04-12 |
Family
ID=17959606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30664598A Expired - Fee Related JP3765192B2 (ja) | 1998-10-28 | 1998-10-28 | 方向性結合式バスシステム |
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1998
- 1998-10-28 JP JP30664598A patent/JP3765192B2/ja not_active Expired - Fee Related
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1999
- 1999-10-28 US US09/429,441 patent/US6496886B1/en not_active Expired - Fee Related
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