KR100444365B1

KR100444365B1 - 진행파 및 반사파를 사용한 방향성 결합형 데이터 전달시스템

Info

Publication number: KR100444365B1
Application number: KR10-2001-0043681A
Authority: KR
Inventors: 오사까히데끼; 하따노스스무; 고마쯔도요히꼬; 하라쯔또무
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-08-09
Filing date: 2001-07-20
Publication date: 2004-08-16
Also published as: US6983023B2; US20020018526A1; TW530248B; KR20020013388A

Abstract

복수 개의 방향성 결합기를 사용한 고밀도 실장 가능한 메모리 모듈 버스 시스템을 제공한다. 부결합 배선과 방향성 결합기를 구성하는 메모리 제어기로부터의 배선(메인 라인)을 개방단 혹은 단락단으로 하고, 진행파와 반사파를 사용해서 방향성 결합기의 양방향으로 신호를 생성할 수 있도록 한다. 부결합 배선의 양단에 메모리 모듈이 접속된다. 결합기의 배선 길이는 메모리 모듈간의 피치보다 반으로 할 수 있다.

Description

진행파 및 반사파를 사용한 방향성 결합형 데이터 전달 시스템{DATA TRANSMISSION SYSTEM OF DIRECTIONAL COUPLING TYPE USING FORWARD WAVE AND REFLECTION WAVE}

본 발명은 정보 처리 장치의 멀티 프로세서나 메모리 등과 같은 소자간(예를 들면 CMOS 등에 의해 구성된 디지털 회로간 또는 그 기능 블록간)의 신호 전송을 위한 기술에 관한 것으로, 특히 복수 개의 소자가 동일한 전송선에 접속되어 데이터 전송을 수행하는 버스 전송의 고속화 기술에 관한 것이다. 특히 복수 개의 메모리 모듈과 메모리 제어기를 접속하는 버스와 이를 사용하는 시스템에 관한 것이다.

다수개의 노드가 접속되어 고속으로 데이터를 전송하기 위한 버스 방식으로 미국 특허 제5,638,402호(JP-A-7-141079)의 비접촉 버스 배선이 있다. 이것의 기본 방식을 도 2에 나타낸다. 이것은 2노드간의 데이터 전송을 L길이의 크로스 토크 생성부, 즉 방향성 결합기를 사용해서 행하고 있다. 즉 버스 마스터(10-1)와 슬레이브(10-2 내지 10-3)간의 전송을 2선간, 다시 말해 종단(終端)된 배선(1-1)과 종단된 L길이의 배선(1-2 내지 1-3)간의 크로스 토크를 사용해서 전송하는 기술이다. 이것은 버스 마스터(10-1)과 슬레이브(10-2 내지 10-3)간의 일대다 전송에 적합하다. 즉, 메모리와 메모리 제어기간의 데이터 전송에 적합하다.

그러나, 종래의 기술인 본 출원인들의 미국 특허 제5,038,402호(JP-A-7-141079)에서는 방향성 결합기가 차지하는 배선 길이(L)가 버스 슬레이브(10-2, 10-3)의 간격을 정하고 있다. 도 2에서 2개의 버스 슬레이브인 DRAM(10-2, 10-3)가 차지하는 배선 길이는 최저 2L이 되며, DRAM(10-2, 10-3)간의 간격은 L이 된다.

시스템의 고밀도화, 즉 DRAM간의 간격을 줄이기 위해서는 방향성 결합기의 배선 길이(L)를 짧게 하는 것이 간단하나 이것은 전송 효율, 즉 결합도를 저하시키는 원인이 됨에 따라 어떤 일정한 간격 예를 들면 30mm이하로 할 수 없다.

본 발명의 제1의 목적은 DRAM간의 간격을 좁게 하는 것이며 메모리 시스템의 고밀도 실장을 행하는 것이다.

제2의 목적은 DQ신호의 래치에 DQS신호를 사용하는 메모리 모듈 시스템, 예를 들면 DDR-SDRAM(Double Data Rate Synchronous DRAM)에서 라이트 데이터의 레이턴시(latency)가 길다는 과제를 해결하는 것이다.

DDR-SDRAM에서 채용하고 있는 SSTL(Stub Series Terminated Logic) 인터페이스는 Hiz상태가 종단 전압의 Vtt와 같으며 리시버(receiver)의 기준 전압 Vref도 종단 전압 Vtt와 거의 같다. 여기서 Hiz상태란 인터페이스 드라이버가 데이터를 출력하고 있지 않을 때의 상태, 즉 고임피던스 상태를 말한다. 따라서, Hiz로부터 L상태 혹은 Hiz로부터 H상태로의 천이를 인식할 수 없다. 이 때문에, 데이터 전송에 앞서 스트로브(strobe) 신호를 Hiz상태로부터 L상태로 한번 천이시키고, 그 후 데이터 전송을 행하고 있다. 이 부분을 특히 프리앰블(preamble)이라 부르는데,이 프리앰블의 존재가 라이트 액세스 시간을 길게 한다.

또한, SSTL 드라이버를 이용해서 방향성 결합기를 이용한 버스의 경우, 즉 도 2와 같은 메인 라인 및 부결합 배선을 종단시킨 경우에는 프리앰블부의 진폭이 데이터 전송의 진폭의 절반이다. 즉, 드라이브 진폭이 Hiz상태로부터 L상태, 혹은 Hiz상태로부터 H상태로의 천이는, L상태로부터 H상태로, 또 그 반대의 천이에 비해 신호 진폭이 절반 정도이다. 따라서, 라이트 데이터도 리드 데이터도 리시버의 감도가 부족하여 신호 진폭을 확보할 필요가 있다.

이 때문에 SSTL 드라이버를 사용한 경우에는 일단 Hiz로부터 L상태로 스트로브 신호를 천이시켜 신호 진폭을 확보할 필요가 있으며, 그 결과 메모리 라이트 액세스 시간이 연장된다.

제1의 목적을 달성하기 위해 본 발명의 일 형태에서는, 메모리 제어기(10-1)(MC)의 신호 전송용 드라이버가 이에 접속되는 배선(메인 라인)(1-1)이 갖는 특성 임피던스(Zo)와 동일한 임피던스를 갖도록 하여 이 드라이버에서의 재반사를 없게 하였다. 또한 메인 라인의 원단(遠端)을 개방단으로 하고, 이 부분에서 신호를 전반사시킨다. 2개의 평행 배선으로 구성된 방향성 결합기는 그 이름대로 신호 전달 방향에 관해 신호 밸브별 특성을 갖는다. 즉 메인 라인을 전반하는 신호에 대해 방향성 결합기의 다른 일측 배선(부결합 배선)에 유기되는 것은, MC(10-1)에서 볼때 메인 라인상에서 멀어지는 방향으로 나아가는 진행파에 대해서는 근단측에, 근접하는 방향으로 되돌아오는 반사파에 대해서는 원단측에만 각각 신호가 유기된다.

방향성 결합기는 메인 라인을 전반하는 신호의 진행파와 반사파에 의한 크로스 토크를 따로따로 부결합 선로의 양단에서 취출할 수 있다. 따라서, 하나의 결합기에 2개의 메모리 모듈을 접속할 수 있다. 이 때문에, 메모리를 방향성 결합기의 선로 길이 내에 2개 접속할 수 있으므로 실장 밀도를 배로 올릴 수 있다.

또한 메인 라인을 접어 방향성 결합기를 별개의 층으로 구성할 수 있으므로, 방향성 결합기가 겹쳐져 메모리 간격은 반이 된다. 따라서, 메모리 모듈의 간격을 종래예와 비교하여 대폭 좁게 할 수 있으므로 실장 면적이 작아도 된다는 효과가 있다.

제2의 목적을 달성하기 위해 본 발명의 다른 형태에서는, 메모리 제어기는 데이터 전송을 위한 신호를 2값으로 하며 메모리 제어기측의 임피던스는 배선의 특성 임피던스와 동일한 임피던스로 한다. 즉, 데이터를 전송하지 않는 경우의 Hiz상태도 H상태도 동일한 전위로 하며 배선의 특성 임피던스와 같은 임피던스로 드라이브한다. 즉, 입력 임피던스가 특성 임피던스와 동등해진다. 데이터가 L상태일 때에도 특성 임피던스와 동일한 임피던스로 드라이브한다. 이와같이 하면 반사파를 흡수할 수 있다.

신호를 Hiz상태로부터 L상태로 드라이브하는 경우도 H상태에서 L상태로 드라이브하는 경우에도 같은 진폭이 되며, 이 때문에 결합기를 통과한 신호는 이 2개의 전송으로 같은 진폭이 된다. 따라서, 어느 신호의 천이라도 같은 신호 진폭이 되므로 프리앰블의 필요가 없어진다. 프리앰블이 불필요함에 따라 메모리 액세스 시간이 짧아져 버스 사용 효율이 올라 시스템 성능은 향상된다.

본 발명의 다른 목적, 특징 및 유리함은 첨부한 도면을 참조하여 본 발명의 실시예에 대해 이하에서 설명될 것이다.

도 1은 제1 실시예를 설명하기 위한 모식 블록 회로도이다.

도 2는 종래의 방식의 구성예를 도시한 모식 블록 회로도이다.

도 3은 제1 실시예를 설명하기 위한 모식 블록 회로도이다.

도 4는 제1 실시예의 MC로부터 DRAM로의 라이트 타이밍도이다.

도 5는 제1 실시예의 DRAM(10-2)으로부터 MC로의 리드 타이밍도이다.

도 6은 제1 실시예의 DRAM(10-3)으로부터 MC로의 리드 타이밍도이다.

도 7은 제1 실시예의 결합기의 구성을 도시한 단면이다.

도 8은 제1 실시예의 MC로부터 DRAM으로의 라이트 시뮬레이션 등가 회로이다.

도 9는 제1 실시예의 MC로부터 DRAM으로의 라이트 데이터 파형도이다.

도 10은 제1 실시예의 DRAM(10-2)으로부터 MC로의 시뮬레이션 등가 회로이다.

도 11은 제1 실시예의 DRAM(10-2)으로부터 MC로의 리드 데이터 파형도이다.

도 12는 제1 실시예의 DRAM(10-3)으로부터 MC로의 리드 데이터 파형도이다.

도 13은 제1 실시예의 MC의 I/O회로이다.

도 14는 제1 실시예의 DRAM의 I/O회로이다.

도 15는 제1 실시예의 모듈형 기판 구성의 단면도이다.

도 16은 제2 실시예의 모듈형 기판 구성의 단면도이다.

도 17은 제2 실시예의 기판 단면도이다.

도 18은 제2 실시예의 기판 단면도이다.

도 19는 제3 실시예를 설명하기 위한 모식 회로도이다.

도 20은 제3 실시예를 응용한 링형 차동 배선의 모식 블록 회로도이다.

도 21은 제3 실시예를 응용한 개방형 차동 배선의 모식 블록 회로도이다.

도 22는 종래의 DDR-SDRAM의 메모리 라이트의 타이밍도이다.

도 23은 제1 실시예를 사용한 메모리 라이트의 타이밍도이다.

도 24는 입력 진폭을 2배로 할 수 있는 DRAM 인터페이스를 도시한 블록 회로도이다.

도 25는 도 24의 DRAM으로의 메모리 라이트의 타이밍도이다.

도 26은 개방단·단락단을 갖는 메인 라인을 사용한 메모리 버스를 갖는 정보 처리 시스템을 도시한 블록도이다.

도 27은 개방단·단락단을 갖는 메인 라인을 사용한 캐쉬 메모리 버스를 갖는 정보 처리 시스템을 도시한 블록도이다.

도 28은 제5 실시예를 설명한 모식 블록도이다.

도 29는 제5 실시예의 MC(10-1)으로부터 DRAM(10-2, 10-3)으로의 라이트 타이밍도이다.

도 30은 제5 실시예의 DRAM(10-2)으로부터 MC로의 리드 타이밍도이다.

도 31은 제5 실시예의 DRAM(10-3)으로부터 MC로의 리드 타이밍도이다.

도 32는 제5 실시예의 MC(10-1)으로부터 DRAM(10-2, 10-3)으로의 라이트 데이터 파형도이다.

도 33은 제5 실시예의 DRAM(10-2)으로부터 MC로의 리드 데이터 파형도이다.

도 34는 제5 실시예의 기판 실장 단면도이다.

도 35는 제5 실시예의 기판 실장 단면도(종단 보드를 실장한 케이스)이다.

도 36은 제6 실시예를 설명한 모식 블록 회로도이다.

도 37은 제7 실시예를 설명한 모식 블록 회로도이다.

도 38은 제8 실시예를 설명한 모식 블록 회로도이다.

도 39는 제8 실시예의 시뮬레이션 파형(메모리 라이트)도이다.

도 40은 제8 실시예의 시뮬레이션 파형(메모리 리드)도이다.

도 41은 제8 실시예의 MC(10-1), DRAM(10-2, 10-3)의 입력 임피던스를 도시한 도면이다.

도 42는 제9 실시예(결합 옵션)를 설명한 모식 블록 회로도이다.

도 43은 제10 실시예에 의한 멀티 칩 모듈에 방향성 결합기를 적용한 단면도이다.

<주요 부분에 대한 부호의 설명>

1 : 실리콘 기판(마더 보드)

1-1 : 메인 라인

51, 51', 51a : 드라이버

60, 61 : 방향성 결합 칩

제1 실시예를 도 1을 사용해서 설명한다.

10-1은 메모리 제어기 제어 기구를 갖는 LSI칩(이하 MC:Memory Controllor)이며, 10-2 내지 10-5는 메모리 칩(이하, DRAM)이다.

MC(10-1)는 DRAM(10-2 내지 10-5)에 데이터를 리드·라이트하는 동작을 수행한다. 리드·라이트를 위한 데이터 전송용 배선이 1-1 내지 1-3이며, 이중에서 특히 MC(10-1)에 접속된 배선(1-1)을 메인 라인(main line)이라 부르기로 한다. 또한 배선(1-2)은 3개의 부분으로 구성되는데, 메인 라인(1-1)과 평행하게 배선된 것으로 방향성 결합기를 구성하는 L길이의 부결합선 또는 부결합 선로(Sub Coupling Line)부와, 이 부결합 선부의 양단으로부터 물리적으로 수직으로 인출된 2개의 스터브 배선(stub)부로 구성된다. 도 1에서는 각각의 배선(1-2, 1-3)중 L길이의 부결합 선부와 메인 라인(1-1)이 방향성 결합기(C1, C2)를 형성하고 있다. 따라서, 방향성 결합기(C1, C2)에는 인출 스터브 배선이 포함되지 않는다.

MC(10-1)와 DRAM(10-2 내지 10-5)간의 데이터 신호 전반은 반전된 기호 "C"자로 나타내어진 C1, C2의 방향성 결합기에 의해 수행된다. 이 방향성 결합기는 JA-A-7-141079에 기재된 것과 등가(等價)이다. 즉, 이것은 2노드간의 데이터 전송을 2평행 배선간(방향성 결합기)의 결합인 크로스 토크를 사용해서 수행한다. 즉, MC(버스 마스터)(10-1)와 메모리 칩(버스 슬레이브)(10-2 내지 10-5)간의 전송을 2선간, 다시 말해 메인 라인(1-1)과 배선(1-2, 1-3)간의 크로스토크를 사용해서 전송한다.

DRAM(10-2 내지 10-5)의 I/O회로에는 종단 저항이 내장되어 있다. 즉, DRAM(10-2 내지 10-5)의 I/O회로는 이에 접속되는 배선(1-2 내지 1-3)의 특성 임피던스와 동일한 입력 임피던스를 갖는다. 따라서, 이 I/O회로부에서의 반사는 없다. 이와같이 구성하면 방향성 결합기(C1, C2)에서 생성된 신호는 스터브 배선으로 전반되나, 이 DRAM(10-2 내지 10-5)의 입력단에서 반사되지 않는다. 그 종단은 DRAM 내의 MOS 트랜지스터로 구성해도 되고, 외부 부착 저항기로 구성해도 된다.

메인 라인(1-1)은 MC(10-1)에서 볼때 원단이 메인 라인(1-1)이 갖는 특성 임피던스에 비해 매우 큰 임피던스로 종단되어 있다. 도 1의 경우에서는 개방(OPEN-END)되어 있다. 이 메인 라인(1-1) 부분에서의 반사 계수는 거의 1이며 전압은 전반사된다.

또한, MC(10-1)가 갖는 I/O 회로의 드라이버는 이 메인 라인(1-1)의 특성 임피던스와 같은 임피던스를 가지며, 이 부분에서의 재반사는 없다. 도 1에서 DRAM(10-2 내지 10-5)은 4개이나 그 이상이라도 그 이하라도 본 발명의 효과에는 차이가 없다.

다음에는 도 3, 도 4를 사용해서 도 1의 MC(10-1)와 DRAM(10-2 내지 10-5)간의 신호 전반의 동작을 설명한다.

도 3, 도 4중에서 도 1과 같은 기호는 위에서 설명된 도 1과 동일하며 반복되는 설명은 생략한다.

메인 라인(1-1)은 결합기(C1, C2)를 구성하는 부분[주결합선(main coupling line)]과 그들을 연결하는 배선으로 기능적으로 구별할 수 있다. 주결합선이란 방향성 결합기(C1, C2)에서 배선(1-2, 1-3) 내의 부결합선에 대향하여 평행하게 배선된 메인 라인(1-1) 내의 부분이다. MC(10-1)로부터 메인 라인(1-1)의 원단까지의 신호 전반 지연 시간을 T1으로 나타내기로 한다. 또한, 결합선로(C1, C2)의 주결합선로부의 전반 지연 시간을 T2로 나타내기로 한다. 여기서, 메인 라인(1-1)상에서 방향성 결합기를 구성하지 않는 부분의 배선도 있으나 단순화하기 위해 전반 지연 시간을 무시할 수 있을 정도로 짧게 한다. 즉, T1=2*T2로 설명한다.

메인 라인(1-1)의 양단을 단자 A, B라고 한다. A는 MC(10-1)측이고 B는 메인 라인(1-1)의 먼쪽의 개방 단부이다. 마찬가지로 배선(1-2)의 양단을 C, D로, 배선(1-3)의 양단을 E, F로 한다. 각 점 (A 내지 F)의 전압 파형을 모식적으로 도시한 것이 도 4, 도 5, 도 6이다.

도 4는 MC(10-1)로부터 데이터 신호가 송출(라이트)된 신호 상태를 나타내며, 도 5는 DRAM(10-2)에서 MC(10-1)로 메모리 리드 신호가 송신된 신호 상태를, 도 6은 DRAM(10-3)에서 MC(10-1)로 메모리 리드 신호가 송신된 신호 상태를 나타낸다. 횡축 방향은 시간을 나타내고 가로의 점선은 T2 간격으로 그려져 있다. 종축 방향은 신호 전압을 나타낸다.

도 4에서 A파형은 MC(10-1)의 드라이버의 출력 파형으로, L상태에서 H상태로 천이하고 있다. MC(10-1)의 드라이버는 메인 라인(1-1)과 동일한 출력 임피던스를 갖는다. 이와같은 드라이버를 특별히 소스 임피던스 정합 드라이버라고 부르고 있다. L상태에서 H상태로 이행된 드라이브 파형은 드라이버의 임피던스와 메인 라인(1-1)의 임피던스의 분압이 되므로 절반의 드라이브 전압으로 출력된다. 드라이브 신호는 메인 라인(1-1)상을 도면 우측 방향으로 T1시간 전반한 후, 원방단의 B단에 도달한다. 이 때의 전압은 B단이 개방단이기 때문에 전반사를 일으켜 진행파와 반사파의 겹친 2배의 전압이 된다.

드라이브되고 나서 T1시간 후, 메인 라인(1-1)상을 반사파가 좌측 방향으로 전반하고 다시 A단에 도달한다. 이 때의 시각은 드라이브하고 나서 2*T1시간 후이다. 이 때의 전압은 진행파와 반사파를 겹친 전압으로 MC(10-1)의 드라이브 전압과 같아진다. 또한, 이 드라이버는 소스 임피던스 정합이므로 이 점에서의 재반사는 없으며 신호는 재반사를 반복하지 않고 H상태로 안정된다.

다음에는 배선(1-2, 1-3)의 각 점에 대해 살펴본다. 메인 라인(1-1)을 흐르는 진행파에 의해 결합기(C1)에는 후방(Backward)으로 신호가 생성된다. 여기서, 후방이란 진행파의 방향과 반대 방향으로 도 3에서는 C단자측이다. 이것은 소위 후방 크로스토크이다. 이 C단자의 방향으로 생성된 신호는 도 3의 DRAM(10-2) 내에서 흡수되어 반사되지 않는다. 이것은 DRAM(10-2) 내에서 배선(1-2)의 특성 임피던스(Zo)와 같은 임피던스로 종단되어 있기 때문이다.

결합기가 금속 플레인으로 둘러싸인 배선인 스트립 라인(strip line)으로 구성된 경우, D단자측의 전방(Forward)에는 2선간의 인덕턴스에 의한 유도 전압과 정전 용량에 의한 유기 전압이 상쇄되어 신호는 생성되지 않는다. 소위 전방 크로스토크는 발생하지 않는다. 즉, 도 4의 방향성 결합기(C1)에서 C단자측에는 메인 라인(1-1)의 진행파에 의한 후방 크로스토크가 생성되나, D단자에는 전방 크로스토크가 생성되지 않는다. 결합기(C1)에 의해 생성되는 후방 크로스토크는 결합기(C1)의 왕복 시간(=2*T2)의 길이를 갖는다.

이 펄스폭의 이유는 다음과 같다.

후방 크로스토크는 진행파의 파두(波頭)에서 생성되며 진행파가 결합기에 입력되고 나서 출력할 때까지 부결합 선로에 유기된다. 진행파가 주결합선의 입력에서 출구까지 전반되는 것이 T2시간, 또한 주결합선의 출구 부근에서 생성된 신호가 부결합선을 전반하는데 T2시간이 걸리므로 합계 2T2 신호가 유기되기 때문이다.

드라이브 시각부터 T2시간 후, 메인 라인(1-1)을 진행하는 진행파는 결합기(C2)에 도달하고, 그 후 결합기(C2)에서도 결합기(C1)와 동일한 동작이 이루어진다. 결과적으로 DRAM(10-4)의 E단자에 C파형과 동일한 신호가 유기된다. 물론, 여기서의 반사는 없다. D단자와 마찬가지로 결합기(C2)를 전반하는 진행파는 F단자에 아무런 전압도 유기하지 않는다.

T1시각 이후, 메인 라인(1-1)의 B개방단에서 반사파가 생기면 반대의 프로세스가 발생한다. B가 개방단이기 때문에 반사파는 전반사가 되고 반사파의 전압 진폭은 진행파와 같으며 또한 진행 방향은 반대가 된다. 반사파가 메인 라인(1-1)을 MC(10-1)방향으로 되돌아가면 먼저 결합기(C2)에 후방 크로스토크가 유기된다. 이것은 메인 라인(1-1)의 반사파에 대해 후방인 F단자측으로 신호를 유기한다. 따라서, 배선 저항이 없고 메인 라인(1-1)상을 진행하는 파형에 변형이 없다면 F단자에 C와 같은 파형을 메인 라인(1-1)의 반사파가 유기시킨다. 이 타이밍은 MC(10-1)가 신호의 송신을 개시한 시각부터 측정되서 반사파가 생기는 T1시각 후까지가 된다. 또한, F파형의 펄스폭은 2배의 T2이다. 물론, 이 반사파는 결합기(C2)의 전방측인 E단자측에는 아무것도 유기하지 않는다.

T1+T2시간 후, 메인 라인(1-1)의 반사파가 결합기(C1)로 입사되면 마찬가지로 D단자측에 후방 크로스토크가 유기된다. 이 펄스폭도 2배의 T2이다.

이상과 같이 MC(10-1)로부터 메인 라인(1-1)상을 진행하는 신호는 진행파와 B단의 반사파에 의해 결합기(C1, C2)내에서 각각 후방 크로스토크를 생성하나, 결합기(C1, C2)는 진행파 및 반사파의 방향에 대해 신호 생성을 선택적으로 수행하며 각각이 겹치지 않아 서로에 대해 잡음으로서 작용하지 않는다. 따라서, DRAM(10-2 내지 10-5)의 각 단자(C 내지 F)에서 결합기(C1, C2)의 왕복 전반 지연 시간인 2배의 T2의 폭을 갖는 펄스가 생성되는데, 이는 JP-A-7-141079와 같으며 동등한 신호 파형 품질을 갖는다. 그 신호 생성의 시간 순서는 파형(C)→(E)→(F)→(D)이다. 이것은 시간적으로 MC(10-1)로부터 가장 가까운 것이 DRAM(10-2)(C)이며, 가장 먼 것은 2개째의 DRAM(10-3)(D)이 된다는 것을 의미한다. MC(10-1)로부터 각 DRAM(10-2 내지 10-5)으로의 신호 전반 지연 시간은 각각 다음 식(1) 내지 (4)로 나타내어진다.

MC(10-1)로부터 DRAM(10-2)(C)으로의 신호 전반 지연 시간=0 (1)

MC(10-1)로부터 DRAM(10-3)(D)으로의 신호 전반 지연 시간=T1+T2 (2)

MC(10-1)로부터 DRAM(10-4)(E)으로의 신호 전반 지연 시간=T2 (3)

MC(10-1)로부터 DRAM(10-5)(F)으로의 신호 전반 지연 시간=T1 (4)

따라서 각각의 경우, 신호는 식(1) 내지 (4)로 나타내어지는 지연 시간 후에도달한다.

도 1, 도 3과 같이 방향성 결합기(C1, C2)의 양단에 각각 2개의 종단된 DRAM(10-2 내지 10-3, 10-4 내지 10-5)을 접속함에 따라 MC(10-1)로부터 DRAM(10-2 내지 10-5)으로 신호 전송을 수행할 수 있음을 알 수 있다.

다음에는 도 5, 도 6을 사용해서 메모리의 리드 방향인 DRAM(10-2 내지 10-5)으로부터 MC(10-1)로의 신호 전송에 대해 살펴본다. 도 5는 DRAM(10-2)으로부터 MC(10-1)로의 전송과 관련된 각 점의 파형, 도 6은 DRAM(10-3)으로부터 MC(10-1)로의 전송 파형이다. DRAM(10-4, 10-5)으로부터 MC(10-1)로의 전송의 파형은 도 5, 도 6과 같은 기구이므로 생략한다.

도 5에 있어서, 먼저 DRAM(10-2)(C)으로부터 L상태로부터 H상태로 천이하는 펄스가 출력된다. T2시간 후, D단자에 신호가 도달한다. DRAM(10-3)(D)의 입력 임피던스는 배선의 특성 임피던스와 같기 때문에 반사는 없다. 결합기(C1)는 메인 라인(1-1)에 후방 크로스토크를 유기한다. 이 펄스 시간은 도 4와 같은 결합기의 왕복 전반 지연 시간(=2*T2)이다. 메인 라인(1-1)의 전방에는 크로스토크가 생성되지 않는다. 따라서, B단에는 신호가 유기되지 않는다. 이 때문에, DRAM(10-2)으로부터 펄스 신호를 드라이브하면 메인 라인(1-1)의 B단이 개방되어도 MC(10-1)로 크로스토크가 생성된다. 이것은 종래 기술인 JP-A-7-141079와 같은 펄스폭을 갖는다.

도 6의 DRAM(10-3)(D)으로부터 MC(10-1)(A)로의 전송은 도 5와는 반대의 생성 프로세스를 갖는다. DRAM(10-3)(D)으로부터의 펄스는 T2시간 후에 C단자에 도달한다. 결합기(C1)에서는 후방 크로스토크가 유기되고 이는 메인 라인(1-1)상을 B단 방향으로 전반한다. D로부터 드라이브된 시각으로부터 T2시간 후에 결합기(C1)에 의해 생성된 후방 크로스토크가 B단에 도달한다. 여기서 전반사하여 메인 라인(1-1)을 역행하게 된다. 그리고, 드라이브하고 나서 T2+T1시간 후에 MC(10-1)에 도달한다. 도 6에서도 MC(10-1)(A)에 도달하는 펄스의 폭은 도 4와 같은 2배의 T2이다.

리드 동작시의 각 DRAM(10-2 내지 10-5)으로부터 MC(10-1)로의 신호 전반 지연 시간은 도 4와 같다. 즉, 다음의 식(5) 내지 (8)로 나타내어진다.

DRAM(10-2)(C)으로부터 MC(10-1)로 신호 전반 지연 시간=0 (5)

DRAM(10-3)(D)으로부터 MC(10-1)로 신호 전반 지연 시간=T2+T1 (6)

DRAM(10-4)(E)으로부터 MC(10-1)로 신호 전반 지연 시간=T2 (7)

DRAM(10-5)(F)으로부터 MC(10-1)로 신호 전반 지연 시간=T1 (8)

각각의 경우, 신호는 상기 식으로 나타내어지는 지연 시간 후에 도달한다. 이 식(5) 내지 (8)은 식(1) 내지 (4)와 같으며, 라이트 동작시에도 리드 동작시에도 이들 MC(10-1)와 DRAM(10-2 내지 10-5)간의 전반 지연 시간이 같은 것을 알 수 있다. 이것은 종래 기술을 사용한 경우와 같으며, 메모리 시스템의 타이밍 설계를 수행하는 데 있어서 중요한 특성이다. 즉, 종래와 같은 타이밍 설계 수법을 그대로 이용할 수 있다는 것을 의미한다. 이것은 개발 비용의 감소와 연결된다.

이와같은 방법으로 4개의 DRAM(10-2 내지 10-5)을 버스 접속하고 쌍방향으로 신호 전송을 수행하는데 2개의 결합기만으로 버스를 구성할 수 있다는 것을 알 수 있다. 이로 인해 DRAM의 실장 면적을 종래 기술의 도 2에 비해 절반으로 줄일 수있으며 고밀도 실장이 가능하다. 즉, 이제까지의 기술인 JA-A-7-141079에서는 도 2와 같이 DRAM(10-2 내지 10-5)의 간격(피치)을 방향성 결합기가 연속해서 배치되어 있기 때문에 이 결합기의 길이 이하로 할 수 없다는 과제가 있었으나, 도 1 혹은 도 3과 같이 메인 라인을 개방단으로 하고 MC(10-1)의 드라이버를 소스 임피던스 정합하며 또한 종단된 DRAM(10-2 내지 10-5)을 사용하면 같은 메인 라인에 대해 같은 배선 길이로 배의 DRAM을 접속할 수 있고 시스템을 고밀도 실장할 수 있다.

다음에는 이 신호 전송을 시뮬레이션을 통해 확인하였다. 이를 도 7 내지 도 12에 나타낸다.

도 7은 방향성 결합기의 단면 형상이다. 결합기의 형상은 시스템의 요구에 따라 여러가지로 생각할 수 있으나, 일반적인 인쇄 기판의 재료인 FR-4를 사용해서 퍼스널 컴퓨터(PC)나 PC서버로 사용되는 배선폭(W=154μm) 배선 피치(S=216.7μm)의 기술이다. 이것을 전자계 해석하면 배선간의 전기 특성은 아래와 같다.

2선로간의 커패시턴스 행열

CMATRIX(F/um)=

1.446e-16 -6.644-17

-6.644e-17 1.446e-16 (9)

2선로간의 인덕턴스 행열

LMATRIX(H/um)=

4.487e-13 2.062e-13

2.062e-13 4.487e-13 (10)

특성 임피던스 행열

Real Part=

6.272e+01 2.882e+01

2.882e+01 6.272e+01 (11)

Imaginary part=

-3.336e-01 -1.694e-02

-1.694e-02 -3.336e-01 (12)

이 때문에 2선로의 실효 임피던스(Zeff)는 55Ω이 된다. 여기서, e는 10을 밑으로 하는 누승을 나타낸다.

또한, 후방 크로스토크 계수는

Real Part=

1.000e+00 2.433e-01

2.433-01 1.000e+00 (13)

Imaginary part=

0.000e+00 1.441e-03

1.441e-03 0.000e+00 (14)

이다. 즉, 1V의 신호가 입사되면 0.2433V의 후방 크로스토크가 유기되는 것을 알 수 있다.

이 결합기를 사용하여 도 8에 나타낸 등가 회로로 도 3의 MC(10-1)로부터 DRAM(10-2 내지 10-5)으로의 라이트 데이터 파형을 시뮬레이션하였다. 사용한 시뮬레이터는 회로 해석용 SPICE(Simulation Program for Integrated Circuit Emphasis)이다. MC(10-1)의 드라이버의 등가 회로로 펄스 전압원과 저항(rs)을 사용하였다. 메인 라인(1-1)의 등가 회로로 공지의 전송 선로 모델(T1, T3, T5) 및 방향성 결합기에 공지의 손실 결합 선로 모델(Y2, Y4)을 접속하고 전송 선로(T5)의 일측의 단자(S6)를 고저항(rk)으로 종단하였다. rk는 100kΩ인 고저항이기 때문에 거의 개방단이라 간주할 수 있다. 도 3의 단자 A, B는 도 8의 S1, S6에 대응한다.

DRAM(10-2 내지 10-5)은 종단 저항 rk1, rk2, rj1, rj2와 입력 정정 용량의 ck1, ck2, cj1, cj2의 병열 접속으로 나타냈다. 도 3의 단자 C, D는 도 8의 K1, K4에 대응하고, 도 3의 단자 E, F는 도 8의 J1, J4에 대응한다. 종단 전위는 Vtt로 나타냈다. 이들 정수를 아래에 나타낸다.

VPULSE:진폭=1.8V 상승 시간=0.1ns (15)

rs=55Ω (16)

t1, t3, t5, t6, t8, t9, t10:특성 임피던스 zO=55Ω td=1.0ns (17)

Y2, Y4:배선 길이=40mm (18)

rk=100KΩ (19)

rk1, rk2, rj1, rj2=55Ω (20)

Vtt=0.9V (21)

ck1, ck2, cj1, cj2=0.1pF (22)

이 시뮬레이션 파형이 도 9이다. 이것은 VTT=0.9V의 예이다. 도 4와 마찬가지로 DRAM(10-2 내지 10-5)에 대응하는 단자 K1, K4, J1, J4에서 깨끗한 정방형펄스가 생성되며, 큰 흐트러짐이 없는 것을 알 수 있다. 또한, 드라이브 펄스의 진폭 0.9V에 대해 크로스 토크의 진폭도 108mV 내지 202mV이며, K1, J1, J4, K4의 진폭이 순차적으로 근소하게나마 작아지는 것은 메인 라인(1-1)의 배선 저항에 의한 것이다. 그러나, 약 100mV의 신호는 C-MOS를 사용한 반도체에서도 충분히 식별할 수 있는 전압 레벨이다. 시간 순서도 K1, J1, J4, K4의 순서로 나타나 있으며, 도 4와 같다는 것을 알 수 있다.

다음에는 도 10, 도 11을 사용해서 DRAM(10-2)으로부터 MC(10-1)로의 신호 전송 파형을 설명한다. 도 10은 도 8과 마찬가지로 등가 회로이다. 도 1의 DRAM(10-2)에 대응하는 K0점에 리드 신호인 전압원이 접속되어 있다. DRAM(10-2)의 드라이버의 임피던스는 rk1로 나타내는데, 이 시뮬레이션에서는 10Ω과 배선 임피던스(Zo)(=55Ω)보다 작게 설정되어 있다. 이것은 펄스 신호 진폭을 크게 하는 것을 목적으로 한다.

또한 메인 라인의 MC(10-1)에 대응하는 S1점에는 배선의 특성 임피던스(Zo)와 같은 저항치를 갖는 저항(rs)(=55Ω)이 접속되어 있다. 그 이외의 회로 정수는 도 8의 경우와 같다. 이것의 회로 해석을 통해 구한 파형을 도 11에 나타내었다. MC(10-1)의 S1점에는 368mV의 펄스가 도달하며, 타점에서는 잡음이 될만한 파형의 흐트러짐이 거의 없다. 이 파형은 도 5와 대부분 같다.

다음으로, DRAM(10-3)으로부터 MC(10-1)로의 신호 파형을 도 12에 나타내었다. 등가 회로는 도 10의 경우와 달리 펄스 전압원이 rk2에 접속되고, rk1은 도 8과 같이 특성 임피던스로 종단 전원(VTT)에 접속되어 있다. rk2는 도 10의 rk1과같이 10Ω인 저임피던스로 되어 있다. 이것의 파형을 도 12에 나타내었다.

도 12에서, 점선으로 나타낸 K4로부터의 드라이브 펄스가 도 10의 결합기(Y2)를 통과하면 메인 라인상에 크로스 토크가 생성되고, 이 펄스는 메인 라인상을 진행하여 S6단자에서 반사된다. 이 반사는 전반사이므로 진폭이 배가 된다. 이것이 S1에 도달하면 진폭 302mV의 펄스가 된다. 또한, 도달 시간은 도 11보다 늦고 도 9의 S1에서 K4까지의 지연 시간과 같다. 이 파형에서 J4에 80mV정도의 잡음이 발생하는 것은 문제되지 않는다. 왜냐하면, 이 전송은 DRAM(10-3)으로부터 MC(10-1)로의 리드 전송으로, DRAM(10-5)이 이 신호를 이용하는 일은 없기 때문이다.

마찬가지로, DRAM(10-4, 10-5)으로부터의 리드 파형도 메카니즘은 같다. 따라서, MC(10-1)로 리드 데이터를 전송할 수 있다. 또한, 이 때의 전송 지연 시간도 도 9와 같다는 것을 알 수 있다.

다음에는 도 13, 도 14를 사용해서 도 1의 MC(10-1)와 DRAM(10-2 내지 10-5)의 I/O회로를 설명한다.

도 13은 MC(10-1)의 I/O회로이다. 51은 MC(10-1)의 드라이버이고, 52는 리시버이며, 입력 단자(I/O PAD)와 함께 동일 전위로 접속되어 있다. 드라이버(51)는 소스 임피던스 정합되어 있으며 데이터를 송신하지 않을 때도 송신할 때도 이것에 접속된 배선의 특성 임피던스와 같은 임피던스를 갖는다. 드라이버(51)의 최종단의 트랜지스터를 M1, M2로 나타내었다. 트랜지스터 M1과 M2는 토템 폴(totem pole) 접속되어 있는데, M1은 출력 단자(I/O PAD)와 전원 VDDQ에 접속되는 P-MOS트랜지스터이다. M2는 출력 단자와 접지(VSS)에 접속되는 N-MOS 트랜지스터이다. 이 2개의 트랜지스터(M1, M2)는 트랜지스터의 게이트폭을 변경하는 것으로 임피던스를 가변할 수 있으므로, 도 13에 도시되지 않은 임피던스 조정 회로로 트랜지스터의 게이트폭을 조정하면 메인 라인(1-1)의 특성 임피던스에 정합시킬 수 있다.

MC(10-1)는 출력되는 데이터를 통해 M1 및 M2를 제어한다. 출력 데이터를 DATA로 하고 출력 인에이블 신호를 OE라고하면 도 1의 MC(10-1)이 갖추어야 할 드라이버 특성은 도 13의 표와 같다. 즉, DATA=L(logical low)이고 OE=L일 때만 M2가 온되어 L신호를 송출한다. 그 이외의 상태에서는 M1 트랜지스터는 온되어 있다. 따라서, 데이터를 송신하는 경우도 수신하는 경우도 드라이버의 임피던스는 메인 라인의 특성 임피던스와 정합되게 된다. 드라이버(51)에 접속되는 것은 개방단의 메인 라인인데, 이와 같이 구성하면 L신호를 드라이브하지 않는 한 전류의 소비가 없다.

다음은 리시버(52)인데, 방향성 결합기에 의해 생성된 신호를 분별하기 위해 히스테리시스 특성을 가지고 있다. 즉, 방향성 결합기에 입사되는 신호가 L(logical low)로부터 H(logical high)로 천이하는 경우에 정극성 펄스가 생성되고, 신호가 H로부터 L로 천이하는 경우에는 부극성의 펄스가 생성된다. 이 2개의 극성이 다른 신호를 분별하기 위한 하나의 수법이 히스테리시스 특성이다.

도 1의 버스에 도 13에 도시된 MC(10-1)의 드라이버를 접속하는 경우, MC(10-1)가 읽어들이는 리드 데이터는 H상태의 전위에 대해 정극·부극의 펄스를 생성한다. 왜냐하면, 방향성 결합기는 2선로간에 직류(DC) 결합이 없기 때문에 드라이브 전압의 DC치와 무관하며 주결합 배선의 전위에 대해 교류(AC) 펄스를 생성한다. 그리고, 리드시 드라이버로부터 데이터가 출력되지 않고 메인 라인의 전위는 H상태의 VDDQ와 같기 때문이다.

그로 인해, 리시버(52)에서 I/O PAD의 신호는 드라이버(51)의 H전위, 즉 VDDQ에 대해 비교된다. 따라서, 리시버(52)의 신호를 수신하는 회로는 VDDQ보다 높은 VDD에 의해 동작하게 되는데, 예를 들면 VDDQ=1.8V의 경우에 VDD=2.5V라고 하면 C-MOS에서도 문제 없이 리시버(52)를 구성할 수 있다.

이와 같이, 도 1의 MC(10-1)가 도 13과 같은 I/O 회로를 구비하면 신호를 안정되게 송신하거나 수신할 수 있다.

다음으로, DRAM(10-2 내지 10-5)의 I/O회로의 예를 도 14에 나타낸다.

DRAM(10-2 내지 10-5)의 I/O회로는 도 13의 MC(10-1)의 I/O회로와 거의 같으며 그 차이는 드라이버(51')에 있다. 트랜지스터(M2)는 배선의 임피던스보다 낮은 값을 갖는다. 그 이외는 도 13의 구성과 같다.

이것은 다음의 이유 때문이다. DRAM측의 배선은 데이터를 입력하는 경우에 양단이 종단된다. 또한 데이터를 출력하는 경우에도 타측 DRAM은 정합 종단 조건으로 되어 있다. 즉, 원단으로부터 반사파는 되돌아오지 않는다. 이것은 MC(10-1)에 접속되는 메인 라인의 단이 개방단인 조건과는 달리 드라이버(51')를 종단할 필요가 없음을 의미한다. 즉, 드라이버(51')는 소스 임피던스 정합의 필요가 없다. 따라서, 결합기에 의해 생성되는 신호를 크게 하려면 드라이브 펄스를 보다 크게 하면 된다. 이 때문에 M2의 임피던스를 낮추면 보다 큰 진폭을 확보할 수 있다. 물론 드라이버(51')의 출력 임피던스를 배선의 특성 임피던스에 정합시켜도 된다. 이러한 경우에는 드라이브 펄스의 신호 진폭이 작아지나 MC(10-1)의 리시버가 데이터를 식별할 수 있으면 문제되지 않는다. 이 경우의 I/O회로의 구성은 도 13과 같다.

데이터를 수신하는 경우에 드라이버는 그 임피던스가 메인 라인의 특성 임피던스와 정합되도록 H상태를 출력한다. 따라서, 같은 배선에 접속된 2개의 DRAM(10-2, 10-3)의 드라이버(51')는 서로 H출력하나, 이들의 전위가 VDDQ와 같으므로 이 상태에서 소비 전류는 흐르지 않는다. 즉, H드라이브 혹은 데이터가 Hiz의 상태일 때에는 소비 전류가 흐르지 않는다. 이와같이 구성하면 L신호를 드라이브하지 않는 한 전류의 소비가 없어 도 13의 메인 라인과 같이 전력의 절약 효과가 있다.

도 13, 도 14와 같이 수신시의 메인 라인의 전위가 VDDQ가 되어도 방향성 결합기에 의해 생성되는 신호의 진폭에는 변화가 없다. 따라서, MC(10-1)는 H상태, L상태, HiZ상태이어도 2값 신호를 출력 임피던스가 배선의 임피던스에 정합된 상태에서 출력함에 따라 메인 라인이 개방단이어도 드라이버부에서의 반사가 없고 변형이 적은 드라이브 펄스를 출력할 수 있다. 또한, DRAM(10-2 내지 10-5)의 드라이버(51')를 L상태에서만 저임피던스로 하면 신호의 진폭을 확보할 수 있으며 또한 파형이 변형되는 일도 없다. 따라서, 고속으로 안정되게 데이터를 송수신할 수 있다.

다음에는 도 15를 사용하여 인쇄 기판에 실장된 경우의 배선 양식에 대해 설명한다. 2-2 내지 2-7은 DRAM(10-2 내지 10-7)이 각각 탑재된 메모리 모듈이다. 1은 MC(10-1)와 메모리 모듈(2-2 내지 2-7)이 탑재된 마더 보드이고, 메모리 모듈(2-2 내지 2-7)은 커넥터에 의해 마더 보드(1)에 접속된다. 마더 보드(1) 내의 실선은 부품 탑재를 위한 배선층이며 점선(m1, x1)은 내층의 신호선층을 나타낸다.

MC(10-1)에 결합된 메인 라인(1-1)은 내층의 배선층(m1)을 도 15의 우측에서부터 좌측 방향으로 직선상에 배선된다. 또한, 커넥터의 인출 배선과 전원핀용 VIA홀을 우회할 필요가 있는 경우에는 구부려도 된다. 이 메인 라인(1-1)과 소정의 간격을 두고 평행하게 배치된 선로(1-2 내지 1-4)의 일부로 결합기(C1 내지 C3)를 형성한다. 결합기(C1 내지 C3)의 부결합선의 양단에서 DRAM으로 스터브 배선이 그어져 있다. 이 결합기(C1 내지 C3)는 메인 라인(1-1)에 대해 연속해서 또한 겹치지 않도록 배치된다. 이와같이 배선하면 모든 메모리 모듈(2-2 내지 2-7)에 대해 같은 배선 밀도로 배선할 수 있다.

메인 라인(1-1)은 도 15의 우단(원방단)에서 개방단으로 되어 있다.

MC(10-1)와 DRAM(10-2 내지 10-7)간의 데이터 송수신은, DRAM(10-2, 10-4, 10-6)에 대해서는 메인 라인(1-1)상의 진행파와 결합기(C1 내지 C3)에 의한 후방 크로스토크를, DRAM(10-3, 10-5, 10-7)에 대해서는 원방단에서의 반사파와 그 후방의 스트로크 신호를 이용해서 수행한다.

이와같이 구성하면 종래 방식인 도 2에 비해 같은 메인 라인(1-1)의 길이로 2배의 메모리 모듈(2-2 내지 2-7)을 접속할 수 있다. 도 15에서 방향성 결합기는내층 2층을 이용하여 구성되었으나, 1층 내의 인접한 2배선을 통해 구성하여도 효과는 동일하다. 아울러, 이 경우에는 결합기를 구성하는 내층을 2층에서 1층으로 저감시킬 수 있으나 층당의 배선 밀도는 배가 됨에 따라 시스템 요건에 알맞게 선택하면 된다.

또한, 도 15에 탑재되는 메모리 모듈(2-2 내지 2-7) 가운데 시스템 구성에 따라 어떤 메모리 모듈을 탑재시키지 않을 경우가 있다. 이러한 경우에는 비어있는 메모리 모듈에서 반사가 생김에 따라 이를 억제하기 위해 배선을 종단 전원에 정합 종단시키는 저항이 탑재된 종단 모듈을 삽입할 필요가 있다. 이 종단 전원은 메모리 모듈(2-2 내지 2-7)과 같은 전위이며, 종단 저항치도 DRAM(10-2 내지 10-7)의 임피던스 값과 동일하다. 또한, 종단 모듈 내의 배선의 특성 임피던스도 메모리 모듈과 같게 한다. 이와같이 종단 모듈을 구성하여 비어있는 메모리 모듈의 커넥터에 삽입하면 배선의 반사 잡음이 없어져 안정되게 버스 동작을 수행할 수 있다.

제2 실시예를 도 16을 사용해서 설명한다.

본 실시예의 목적은, 본 출원인들에 의해 2000년 5월 12일자로 출원된 미국 특허 출원 제09/569,876호에 관한 기술을 이용하여 제1 실시예에 비해 더욱 고밀도로 메모리 모듈을 실장하는 것에 있다. 마더 보드(mother board)(1)에 탑재되는 메모리 모듈(2-2 내지 2-9)의 간격(피치)은 미국 특허 제5,638,402호(JA-A-7-141079)에서는 방향성 결합기가 연속해서 배치되기 때문에 이 결합기의 길이 이하로 할 수 없다는 과제가 있었다.

도 15에 비해 본 실시예에서는 메인 라인(1-1)의 배선이 MC(10-1)에서 볼때 신호층(m1)에서 도면의 우측 방향으로 인출되고, 우단에서 VIA홀을 통해 신호선층(m2)으로 층을 바꾸어 좌측 방향으로 인출된다. 그리고, 최원단에서 개방된다.

신호층(m1)의 메인 라인(1-1)은 DRAM(10-2, 10-4)간의 배선(1-2)과 DRAM(10-6, 10-8)간의 배선(1-4)과 함께 결합기(C1, C3)를 구성한다. 이 절곡된 신호층(m2)의 메인 라인(1-1)은 DRAM 10-7과 10-9간의 배선(1-5)과의 결합기(C4), DRAM 10-3과 10-5간의 배선(1-3)과의 결합기(C2)를 구성한다.

배선(1-2, 1-4)은 신호선층(x1)에서, 배선(1-3, 1-5)은 신호선층(x2)에서 부결합 선부를 구성한다. 따라서, 결합기(C1, C3)는 배선층 x1과 m1로, 결합기(C2, C4)는 m2, x2로 구성된다. 이 때문에, 결합기(C1, C3)를 상방층, 결합기(C2, C4)를 하방층에서 구성되어 있다고 부르기로 한다.

결합기(C1 내지 C4)는 메인 라인(1-1)에 대해 배선의 특성 임피던스가 일정해지도록 연속 배치되어 있다. MC(10-1)와 DRAM(10-2 내지 10-9)간의 데이터 전송이 임의의 결합기에서 후방 크로스토크를 사용하여 수행되도록 배치·배선되어 있다. 즉, 상방층에 있는 결합기(C1, C3)에 접속된 DRAM(10-2, 10-6)은 m1층의 메인 라인(1-1)을 흐르는 진행파에 의해, 하방층의 결합기(C4, C2)에 접속된 DRAM(10-9, 10-5)은 m2층의 메인 라인(1-1)을 흐르는 진행파에 의해 후방 크로스토크가 유기된다. 그리고, 하방층에 있는 결합기(C2, C4)에 접속된 DRAM(10-3, 10-7)은 m2층의 메인 라인(1-1)을 흐르는 반사파에 의해, DRAM(10-8, 10-4)은 상방층의 결합기(C3, C1)에 의해 m1층의 메인 라인(1-1)의 반사파에 의해 후방 크로스토크가 유기된다. 이와같이 어느 전송에서도 후방 크로스토크가 발생되도록 배치된다.

이와같이 결합기를 구성하는 주결합 배선인 메인 라인(1-1)을 일방층에서 타방층으로 1회 절곡시켜 각각의 층에서 방향성 결합기를 구성함에 따라 메모리 모듈(2-2 내지 2-9)의 간격을 방향성 결합기(C1 내지 C4)의 결합기 배선 길이의 절반정도에서 구성할 수 있다. 따라서, 한장의 마더 보드(1)에 메모리 모듈을 고밀도로 실장할 수 있다. 실시예1의 도 15에 비해 2배의, 종래예 도 2에 비해 4배의 고밀도 실장이 가능하다. 이와같은 경우에도 결합에 필요한 결합 길이는 동일하고, 신호 전반을 위해 필요한 결합량은 도 2의 JA-A-7-141079와 비교해 동일하며 동등한 신호파형 품질을 갖게 된다.

즉 종래 기술인 JP-A-7-141079에서는, 도 2와 같이 마더 보드(1)에 탑재되는 메모리 모듈(2-2 내지 2-4)의 간격(피치)이 방향성 결합기가 연속되게 배치됨에 따라 그 결합기의 길이 이하로 구성할 수 없다는 과제가 있었으나, 도 16과 같이 메인 라인을 절곡시키면 마더 보드(1)에 탑재되는 메모리 모듈(2-2 내지 2-9)의 간격(피치)을 결합기 길이의 1/4로 구성할 수 있어 시스템으로서 고밀도 실장이 가능해진다.

또한 도 16에서도 제1 실시예와 동일하게 탑재될 메모리 모듈(2-2 내지 2-9)중 시스템 구성에 따라 임의의 메모리 모듈을 탑재시키지 않는 경우가 있다. 이 경우, 비어있는 메모리 모듈에서 반사가 생김에 따라 이를 억제하기 위해 배선을 종단 전원에 정합 종단시키는 저항이 탑재된 종단 모듈의 삽입이 필요하다. 이 종단 전원은 메모리 모듈(2-2 내지 2-9)과 같은 전위이며, 종단 저항치도 DRAM(10-2 내지 10-9)의 임피던스 값과 같다. 종단 모듈 내의 배선의 특성 임피던스도 메모리 모듈과 같게 한다. 이와같이 종단 모듈을 구성하고 비어있는 메모리 모듈의 커넥터에 삽입하면 배선의 반사 잡음이 없어져 안정되게 버스 동작을 수행할 수 있다.

다음으로, 도 17에 도 16에 대응하는 마더 보드(1)의 층구성의 예를 도시한다. 도 17은 도 16의 마더 보드(1)의 메인 라인(1-1)에 대해 수직인 방향의 단면이다. 상층부터 CAP1층, 전원층(V1), 접지층(G1), 신호층(m1), 신호층(x1), 접지층(G2), 전원층(V2), 신호층(m2), 신호층(x2), 접지층(G3), 전원층(V3), CAP2층으로 구성되어 있는 예이다. 일반적으로, 인쇄 배선판은 양면이 동으로 덮인 동장판을 프리프레그(prepreg)로 접착하는데, 이 프리프레그를 2개의 파선으로 나타내었다.

방향성 결합기는 x1층, m1층의 상하층에 나열된 병행 배선(1-1, 1-2)에 의해 도 16의 결합기(C1)가 구성된다. 또한, m2층, x2층의 상하층에 나열된 병행 배선(1-1, 1-3)에 의해 도 16의 결합기(C2)가 구성된다. 여기서, 신호층(m1)의 메인 라인(1-1)과 신호층(m2)의 메인 라인(1-1)은 도 16에서 절곡되는 동일한 배선이다.

이들 m1층과 x1층, m2층과 x2층의 결합기간에 접지층 혹은 전원층이 위치하는데, 방향성 결합기 C1과 C2간의 결합시 임의의 신호간의 잡음를 방지하도록 기능한다. 이와같이 구성하면 결합기간의 신호의 결합, 즉 누화 잡음이 작아지고 고속인 데이터 전송이 가능하다.

또한, 도 18과 같이 결합기를 단면에 대해 횡방향으로 배치하여 결합되도록 구성해도 된다. 여기서 말하는 횡방향이란 동일층을 사용해서 결합기를 구성하는 것을 말한다. 예를 들면, 타원으로 둘러싸인 결합기(C1a)는 메인 라인(1-1a)과 배선(1-2a)으로 이루어지며, 절곡된 메인 라인(1-1a)은 m2층에서 배선(1-3a)과 결합기(C2a)를 형성한다. 마찬가지로, 신호 비트가 다른 메인 라인(1-1b)은 m1층에서 배선(1-2b)과 결합하여 결합기(C1b)를 형성하고, 절곡된 메인 라인(1-1b)은 배선(1-3b)와 결합기(C2b)를 형성한다. 각각의 결합기(C1a, C1b, C2a, C2b)간의 결합시 잡음량을 저감하기 위해 층간에는 평면의 전원층을 삽입하고, 신호선(1-1a, 1-1b)간은 거리를 이격시켜 놓았다. 이와같이 구성하면 결합기를 구성하기 위한 층수가 적어도 된다는 효과가 도 17에 비교되어 있다.

제3 실시예를 도 19를 사용해서 설명한다.

본 실시예는 도 1에 대해 메인 라인(1-1)의 원단을 단락(短絡)한 구성예이다.

단락이란 배선의 임피던스에 비해 매우 낮은 임피던스로 접속시키는 것을 말하며, 도 19에서는 내부 임피던스가 0인 전원에 접속되어 있다. 이와같이 접속하면 원단에서 전반사가 생기나, 이 경우의 반사 계수는 -1이 되므로 진행파와는 극성이 다르다. 따라서, 반사파를 이용한 DRAM(10-5, 10-3)에서 발생되는 후방 크로스토크의 부호도 도 1에 대해 반대가 되며 DRAM(10-2, 10-3)에 대해 부논리가 된다. 즉, DRAM(10-3, 10-5)의 리시버는 DRAM(10-2, 10-4)에 비해 부논리로 된다. 마찬가지로 드라이버도 DRAM(10-3, 10-5)은 부논리로 된다.

여기서, 단락되는 전원은 접지이어도 VDDQ이어도 된다. MC(10-1) 내의 드라이버의 출력 임피던스는 실시예1(도 1)의 드라이버와 마찬가지로 배선의 특성 임피던스와 같으나 HiZ상태인 데이터를 출력하지 않는 상태에서의 출력 전위와 이 단락 전위를 맞추어 놓아야 한다. 그 이유는, 이를 하지 않으면 데이터 전송을 수행하지 않는 경우에도 전류가 드라이버로부터 흘러 소비 전력이 증가되기 때문이다.

이와같이 구성하면 정논리와 부논리의 신호를 혼재해서 사용할 수 있다. DRAM(10-2 내지 10-5)은 같은 구성이나 시스템상의 임의의 신호를 짝수번째와 홀수번째의 DRAM에 대해 극성을 바꾸고 싶은 경우가 있다. 예를 들면, DRAM에 입력시키는 클럭 신호에서 상승 에지를 사용하고 싶은 경우와 하향 에지를 사용하고 싶을 경우가 이에 상당한다. 복수 개 접속된 DRAM을 MC에서 시간 순서로 볼때 절반 이후의 DRAM이 부논리가 됨에 따라 앞의 절반과 뒤의 절반에서 클럭의 위상을 바꿀 수 있다. 이것은 메인 라인의 전반 지연 시간보다 클럭 주기가 짧은 경우의 시간 위상 조정에 사용할 수 있다.

도 15, 도 16과 같은 구성에서 마더 모드상의 임의의 신호 배선을 개방단으로 할것인지 단락단으로 할것인지로 같은 모듈을 사용하는 경우에도 짝수번째의 모듈을 선택적으로 부논리로 할 수 있다. 예를 들면, MC(10-1)의 칩 셀렉트 신호를 DRAM(10-2, 10-3)에서 공유하면 하나의 신호로 DRAM(10-2, 10-3)을 배타적으로 선택할 수 있음에 따라 칩 셀렉트 신호를 줄일 수 있다.

또한, 메인 라인(1-1)의 원단을 개방단으로 하는 경우에 비해 전자계가 차단되기 때문에 공간에 갇혀서 자유 공간에 방사되는 전자파가 적어진다. 즉, 전자 방사 잡음를 저감시킬 수 있는 효과가 있다.

제4 실시예를 도 20을 사용해서 설명한다.

본 실시예는 도 19의 실시예를 차동 신호에 응용한 실시예이다. 소스 임피던스 정합된 MC(10-1) 내의 차동 드라이버에 결합된 메인 라인(1-1)은 링을 구성하고 있다. 이 링의 메인 라인(1-1)에 결합기(C1 내지 C4)를 구성하도록 DRAM(10-2 내지 10-5)이 접속되어 있다. 결합기(C1, C3)에 DRAM(10-2, 10-4) 내의 차동 I/O회로는 정논리 단자가, 결합기(C2, C4)에 부논리 단자가 접속되어 있다. 그에 비해, DRAM(10-3, 10-5)은 결합기(C2, C4)에 정논리 단자, 결합기(C1, C3)에 부논리 단자가 접속되어 있다. 또한, 결합기(C1, C2)의 MC(10-1)로부터의 배선 길이는 우회도 좌회도 동일하며, 같은 시각에 펄스가 도달한다. 결합기(C3, C4)에 대해서도 동일하다.

이 링형의 메인 라인(1-1)은 도 20의 우단 부분에서 반대 방향으로 굴곡되며, 이 부분에서 MC(10-1)의 차동 펄스인 부호가 다른 동일한 전위의 펄스가 서로 겹쳐짐에 따라 결과적으로 도 19와 같이 단락된 경우와 같은 동작을 한다. 즉, 도 20에서 MC(10-1)의 정논리측의 드라이브 펄스는 좌에서 우로 정극성의 진행파가 전반되어 절곡된 부분에 도달하나, 여기를 통과하면 우에서 좌로 드라이버의 부극으로부터의 부극 진행파가 진행한다. 이 파형을 MC(10-1)의 원단을 단락한 상태와 같기 때문이다.

이와같이 구성하면 차동 신호에 대해서도 짝수번째의 DRAM을 선택적으로 부논리로 할 수 있다.

또한, 도 21과 같이 차동선로를 구성해도 된다.

소스 임피던스 정합된 MC(10-1)의 차동 신호 배선인 메인 라인(1-1a, 1-1b)를 2개의 개방단을 갖는 배선으로 구성한다. 개방단에서 정의 전반사파가 생김에 따라 DRAM(10-3, 10-5)의 리시버의 입력은 도 20과는 반대가 된다. 즉, 결합기(C1)에 접속되는 DRAM(10-2, 10-3)은 정논리 단자에, 결합기(C2)에 접속되는 DRAM(10-2, 10-3)은 부논리 단자에 접속된다. 이와같이 구성하면 정논리의 차동 신호를 전송할 수 있다.

또한, 도 20과 도 21을 조합해서 버스 접속되어 있는 동일한 DRAM에 대해 메인 라인을 링형으로 구성하거나 2개의 개방단으로 구성하면 짝수번째의 DRAM을 선택적으로 정논리로도 부논리로도 할 수 있다. 이는 도 15, 16에서 마더 보드의 배선을 단락시킬 것인지 개방시킬 것인지만으로 가능하며, 그 이외의 어떠한 부품도 필요로 하지 않다. 이 때문에, 시스템 설계의 자유도가 넓어진다.

DQ(data) 신호의 래치에 DQS(data strobe) 신호를 사용하는 메모리 시스템, 예를 들면 DDR-SDRAM(Double Data RAte Synchronous DRAM)에서는 라이트 데이터의 레이턴시(latency)가 길다는 과제가 있다. 이것을 도 22를 사용해서 설명한다.

DDR-SDRAM에서 채용하고 있는 SSTL(Stub Series Terminated Logic) 인터페이스는 Hiz상태가 종단 전압의 Vtt와 같으며, 리시버의 기준 전압 Vref도 종단 전압(Vtt)과 거의 같기 때문에 Hiz로부터 L상태 혹은 Hiz로부터 H상태로의 천이를 검출할 수 없다는 과제가 있다.

그 과제를 설명하면, 도 22에서 클럭(CK)을 기준으로 커맨드가 발생되어 데이터가 송출된다. 예를 들면 스테이지1에서 라이트 커맨드가 발생되고, 라이트 커맨드(DA0)가 스테이지 2로부터 송신된다. 스트로브 신호(DQS)는 스테이지 1에서 Hiz 상태에서 한번 L로 떨어지고, 스테이지2에서는 데이터를 레치하기 위한 스트로브 신호를 드라이브하며, 그 결과 데이터 신호는 1사이클 대기(wait)가 들어가 있다.

이는 메모리가 DQS의 Hiz로부터 L상태로의 천이를 검출할 수 없고 DQS가 L로부터 H가 되고 나서야 비로서 DQS의 천이를 식별할 수 있기 때문이다. 따라서, DQS 천이의 식별용으로 1스테이지분의 프리앰블인 대기가 들어가 있다.

이에 비해 실시예1의 방향성 결합기를 사용하는 경우에는 도 23에 나타낸 것처럼 커맨드와 동기하여 데이터를 발생할 수 있다. 여기서, DQTx란 MC(10-1)로부터 송출되는 데이터 신호 파형이며, DQRx란 방향성 결합기에 의해 유기된 후방 크로스토크이며 DRAM의 리시버에 입력되는 데이터 신호 파형이다. 마찬가지로, 스트로브에 대해 DQSTx, DQSRx는 각각 MC의 출력 신호와 DRAM의 입력 신호이다.

도 23에서 알 수 있듯이 MC로부터 라이트·커맨드와 데이터인 DQTx가 동시에 발생될 수 있고, 스트로브 신호인 DQSTx도 스테이지1에서 드라이브할 수 있다. 즉, DQSTx가 Hiz로부터 L로 변환하면 DQSRx신호에 펄스가 생기며 이 펄스를 DRAM에서 식별할 수 있는 것이다. 이로 인해, DQS에 프리앰블이 불필요해지고 라이트 커맨드와 라이트 데이터를 동시에 발생할 수 있다. 이 때문에 메모리 라이트의 액세스 레이턴시를 1스테이지 분량 짧게 할 수 있다. 따라서, 시스템으로서는 메모리 액세스의 레이턴시가 향상되므로 시스템 성능이 향상되게 된다.

또한 SSTL 드라이버를 사용하며 방향성 결합기를 사용하는 버스의 경우, 즉 선행 기술인 도 2와 같이 메인 라인 및 부결합 배선을 종단시킨 경우에는 프리앰블부의 진폭이 데이터 전송의 진폭에 비해 절반이 된다. 즉, 드라이브 진폭이 HiZ상태로부터 L상태 혹은 HiZ상태로부터 H상태로 천이는 L상태로부터 H상태로, 또는 그 반대의 천이시에 비해 신호가 절반 정도이다. 따라서, 리시버에 입력되는 진폭은 반이 되고 리시버의 감도가 부족하여 진폭을 확보할 필요가 있다. 이로 인해, SSTL 드라이버를 사용하는 경우에는 일단 Hiz로부터 L상태로 스트로브 신호를 천이시켜 신호 진폭을 확보할 필요가 있는데, 결과적으로 메모리 라이트를 위한 액세스 시간이 길어진다.

메모리 제어기는 데이터 전송을 위한 신호를 2값으로 하며, 또한 그 임피던스는 메모리 제어기측을 배선의 특성 임피던스와 같은 임피던스로 한다. 즉, 데이터를 전송하지 않는 경우의 Hiz상태도 H상태도 같은 전위로 하며 배선의 특성 임피던스와 같은 임피던스로 드라이브해 둔다. 데이터가 L상태일 때도 특성 임피던스와 같은 임피던스로 L신호를 드라이브한다. 이와같이 함으로써 반사파를 흡수할 수 있다.

신호를 Hiz상태로부터 L상태로 드라이브하는 경우에도 H상태로부터 L상태로 드라이브하는 경우에도 같은 진폭인데, 이 때문에 결합기를 통과한 신호는 이 2개의 전송으로 같은 진폭이 된다. 따라서, 임의의 신호의 천이시도 같은 신호 진폭이 됨에 따라 프리앰블의 필요가 없어진다. 프리앰블이 불필요해지기 때문에 메모리 액세스 시간이 짧아져 버스 사용 효율이 올라 시스템 성능은 향상된다.

다음에는 메모리 라이트 데이터의 신호 진폭을 크게 하는 방법에 대해 도 24, 도 25를 사용해서 설명한다.

도 14와 같이 DRAM의 입력 임피던스도 배선의 임피던스에 정합되어 있다. 따라서, 메모리 라이트의 데이터 신호는 방향성 결합기에서 생긴 신호와 같은 진폭의 신호가 입력된다. 이것을 도 24와 같이 구성하면 신호 진폭을 크게 할 수 있다.

51a는 본 실시예의 드라이버이다. 52의 리시버는 도 14와 동일한 구성이다. 드라이버(51a)는 도 14에 비해 제어 신호(WRITE)가 늘었다. 동작은 도 24중의 표로 나타냈다. 즉, WRITE신호가 H일 때의 동작은 도 14와 같으나 WRITE신호가 L이 된 경우에는 트랜지스터 M1도 M2도 HiZ가 되는데, 결과적으로 DRAM의 입력 임피던스는 HiZ가 된다. 즉, L의 WRITE신호가 입력되는 DRAM의 드라이버(51a)에서 입력 임피던스는 HiZ가 되고 배선으로부터의 신호는 전반사한다. 따라서, 배선으로부터의 신호 진폭이 2배가 되어 리시버(52)에 입력된다. 이 때문에, 리시버(52)가 도 14에 비해 감도가 높지 않아도 좋으며 또한 잡음 마진이 늘어나므로 내잡음성을 크게할 수 있다.

이 회로를 갖는 DRAM은 도 1과 같이 방향성 결합기를 통해 배선의 특성 임피던스와 같은 임피던스를 갖는 DRAM 혹은 종단 모듈과 1대1로 접속된다. 따라서 도 24의 I/O회로를 갖는 DRAM이 HiZ가 되며, 방향성 결합기로부터의 신호가 전반사를 일으킨 경우에도 타방의 DRAM의 WRITE신호가 H 혹은 종단 모듈이 접속되어 있으면이 반사파가 흡수되게 된다. 이 때문에, 드라이버(51a)가 HiZ가 되어도 DRAM을 접속시키는 배선(1-2)상의 신호는 흐트러짐 없이 안정된 동작이 가능하다.

다음에는 도 25를 사용해서 라이트 신호의 출력 타이밍을 설명한다.

도 25는 도 22와 마찬가지로 라이트 커맨드가 발생되고 라이트 데이터가 출력되기까지 1스테이지 공백이 있는 예이다. 라이트 커맨드는 MC로부터 출력되고 배선의 전반 지연 시간 후에 DRAM에 도달한다. DRAM에 도달한 이 신호를 COMMANDRx로 나타냈다. DRAM은 이 라이트 커맨드 이외에 칩 셀렉트 신호나 다른 제어 신호를 통해 라이트 대상이 자신인 것을 식별할 수 있다.

DQTX, DQSTx는 WRITE 커맨드를 발생한 후, 1스테이지 이후에 출력되어 같은 배선 지연 시간 후에 DRAM에 도달한다. 이것을 DQRx, DQSRx로 하였다. 부논리의 WRITE 신호는 DRAM의 내부 신호이지만 커맨드 WRITE 신호를 수신하고 나서 L출력된다. 그리고, 그 L기간은 데이터의 버스트 길이와 거의 같거나 그 이상의 길이를 갖는다. 따라서, 이 기간에 라이트 대상인 DRAM의 입력 임피던스가 HiZ가 되므로 라이트 데이터를 받는 기간만 신호 진폭이 2배가 된다. 이 때문에, 리시버의 잡음 마진을 확보할 수 있는 동시에 파형 변형도 적으므로 안정된 동작이 가능하다.

다음으로, 도 26은 본 발명의 방향성 결합기를 사용한 메모리 버스 시스템을 응용한 실시예를 나타낸다.

도 26에서는 4개의 CPU와 칩 세트(300)가 프로세스 버스(201)에 의해 상호 접속되어 있다. 또한, DRAM을 제어하는 메모리 제어기를 내장한 칩 세트(300)가 메모리 버스(202)에 의해 상호 접속되어 있다. 아울러 PCI(Peripheral connectinterface) 등의 주변 장치를 접속하기 위한 I/O LSI와 칩 세트(300)가 I/O 버스(203)에 의해 상호 접속되어 있다. 또한 그래픽 포트인 칩 세트(300)와 그래픽 제어 LSI가 그래픽 버스(204)를 통해 접속되어 있다.

이들 버스(201 내지 204)는 칩 세트(300)에 접속되어 있다. 칩 세트(300)는 버스(201 내지 204)의 각 버스간의 데이터 송수신을 담당한다.

여기서, 메모리 버스(202)에 결합기를 이용한 데이터 전송을 수행하고 있다. 이로 인해 메모리 액세스의 고속 동작이 가능하며 스루풋이 향상되고 레이턴시가 짧아져 시스템 성능이 향상되는 효과가 있다.

또한, 도 27과 같이 프로세서 모듈(400) 내의 캐쉬 메모리 버스(410)에 응용해도 동등한 효과를 얻을 수 있다. 이 경우, 결합기는 프로세서 모듈 내에 구성되는데, 예를 들면 MCM(Multi Chip Module)과 같이 다수의 반도체 소자를 하나의 패키지에 실장하는 기술을 사용하면 캐쉬 제어기를 내장하는 프로세서와 캐쉬 메모리를 패키지로 구성된 결합기에 의해 결합시킬 수 있으며 이로 인해 고속 데이터 전송이 가능해진다.

제5 실시예를 도 28을 사용해서 설명한다.

본 실시예는 본래 다수의 비트로 구성되는 버스의 1비트의 신호를 뽑아낸 도면이다. 본 실시예에서는 하나의 방향성 결합기를 사용하여 하나의 MC와 2개의 DRAM간에서 데이터 전송을 수행하는 예이며 생성되는 신호량을 증가시킨다.

본 실시예의 버스에서는 MC(10-1) 및 DRAM(10-2), DRAM(10-3)이 접속되어 있으며, MC(10-1)와 DRAM(10-3)은 그 핀에서 본 내부 임피던스가 선로가 갖는 특성임피던스와 동일한, 소위 소스 임피던스 정합이 이루어져 있다. 단 DRAM(10-2)의 입력 임피던스는 HiZ이다. 여기서 방향성 결합기(C1)의 단중 배선(1-2)의 MC(10-1)측 단은 DRAM(10-2)에 접속되나 이 배선 길이는 극히 짧다. 예를 들면 MC(10-1)가 탑재되어 있는 마더 보드로 결합기(C1)의 바로 아래에 DRAM(10-2)을 부착함으로써 이 배선 길이를 극소하게 할 수 있다.

또한, 결합기(C1)의 타방 단에서 DRAM(10-3)의 단(D)으로의 배선은, 예를 들면 모듈 구성과 같이 어느 정도 길이가 있어도 된다. 단, 배선(1-2)중 결합기를 구성하는 부결합 선부의 DRAM(10-3)측 단으로부터는 주결합 선로(1-1)의 단(B)에 연직으로 상대되는 곳으로부터 배선이 인출되고 주결합 선로가 부결합 선로에 대해 장단이 있는 것은 아니다.

도 29를 이용하여 도 28과 같은 배선 구성인 경우의 메모리 라이트 동작시의 파형을 설명한다. 도면에서 MC(10-1)로부터 결합기까지의 배선 및 부결합선으로부터 DRAM(10-3)까지의 배선 길이는 무시할 수 있을 정도로 짧다고 설명한다.

도 29는 MC(10-1)로부터의 메모리 라이트 데이터의 파형이다. A의 파형은 소스 임피던스 정합된 파형이므로 도 4의 A파형과 마찬가지로 방향성 결합기의 왕복 전반 지연 시간(T2) 기간만큼 드라이브 전압의 대략 절반인 전압(V1)이 계속된다. 그 이후, 반사파가 되돌아옴으로 (2*V1)까지 상승한다. 배선(1-1)의 MC(10-1)와 반대측인 B단까지는 지연 T2시간 후, 진행파가 도달하는 동시에 반사파가 생성되어 이들이 겹쳐지므로 전압은 (2*V1)가 된다.

배선(1-2) C단에는 결합기(C1)를 A단으로부터 B단으로의 진행파가 전반할 때에 생성되는 후방 크로스토크 신호(Kb*V1)가 전달되나, 이 C단이 HiZ이기 때문에 이 후방 크로스토크 신호가 전반사하여 2배가 되므로 C단에서의 신호 전압은 (2*Kb*V1)가 된다.

또한, 배선(1-2) D단에도 이와 같은 (2*Kb*V1)의 전압이 전반된다. 이것은 2개의 후방 크로스토크가 겹쳐진 결과이다.

첫번째의 후방 크로스토크는 결합기(C1)의 진행파가 C단측에 생성한 신호가 배선(1-2)의 C에서 반사하여 배선(1-2)의 D단측에 전반하는 신호이다. 이 전반한 신호는 Kb*V1이다. 2개째는 결합기(C1)를 전반하는 진행파가 배선(1-1) B단에서 반사하는데, 이 반사파가 결합기(C1)에서 배선(1-2) D단측으로 후방 크로스토크 신호(Kb*V1)를 생성한다. 이 2개의 후방 크로스토크 신호의 위상은 동일하며, 같은 위상에서 겹쳐져 2배의 신호 즉 (2*Kb*V1)가 된다. 또한, DRAM(10-3)의 입력 임피던스는 배선의 특성 임피던스에 정합하고 있으므로 DRAM(10-3)의 단에서의 재반사는 없으며 흡수된다. 이것은 도 4에 비해 2배로 신호 진폭이 증가된 것이다.

즉, 메모리 라이트의 동작에 있어서 C단 및 D단에서 반사를 사용하고 있기 때문에 신호 진폭이 2배가 된다. 따라서, DRAM(10-2, 10-3)의 잡음 내성이 커지는 것을 의미하며 안정되고 고속으로 데이터 전송을 실현할 수 있다.

도 30을 사용해서 도 28과 같은 배선 구성의 경우의 메모리 리드 동작시의 파형을 설명한다.

도 30은 DRAM(10-2)로부터의 메모리 리드 데이터의 파형이다. DRAM(10-2)의 드라이버는 선로의 특성 임피던스보다 낮은 임피던스로 드라이브하므로, C단의 파형은 거의 풀진폭(2*V1) 파형이 출력된다. 드라이브된 신호는 D단에서 지연 시간(T2) 후에 흡수된다. 이것은 DRAM(10-3)이 갖는 소스 임피던스 매칭 기능에 의해 정합 종단되기 때문이다. 배선(1-2)을 전송하는 DRAM(10-2)으로부터의 신호는 후방 크로스토크를 생성하고 A단에 생기는 전압은 2*V1*Kb가 된다. 또한, A단에서도 소스 임피던스 정합되어 있으므로 이 단에서의 반사는 없다.

도 31은 DRAM(10-3)으로부터의 메모리 리드 데이터 파형을 나타낸다.

소스 임피던스 정합 드라이버를 갖는 DRAM(10-3)으로부터의 출력은 전원 전압의 절반의 진폭(V1)이며, 도 29와 마찬가지로 (2*T2) 후에 반사파에 의해 풀진폭이 된다. 부결합선 선로를 D단측으로부터 C단측으로 향하는 드라이브 신호 전압은 B단측에 후방 크로스토크 전압(V1*Kb)을 생성하나 곧바로 B단에서 반사하여 A단으로 향한다. 아울러, 부결합 선로의 C단에서 전반사한 신호는 이번에는 D단측으로 되돌아간다. 이 때도 주결합선의 A단측에 후방 크로스토크 신호(V1*Kb)를 생성시킨다. 주결합선상의 이 2개의 신호가 같은 위상으로 겹쳐져 A단에서 2배의 신호가 된다. 따라서, DRAM(10-3)으로부터의 메모리 리드 데이터도 (2*V1*Kb)가 되어 신호량이 2배가 된다.

이상과 같이 DRAM(10-2), DRAM(10-3)로부터의 메모리 리드 데이터에 대해서도 신호량은 (2*V1*Kb)가 되는 것을 알 수 있다.

이와같이 메모리 라이트, 메모리 리드의 동작에서 데이터의 신호는 어떠한 경우에도 (2*V1*Kb)로 신호 진폭이 2배가 되기 때문에 MC(10-1), DRAM(10-2, 10-3)간의 데이터 전송에 있어서 잡음 내성이 커지며 안정되고 고속으로 데이터 전송을실현할 수 있다.

도 32, 도 33에 도시한 바와 같이, 이상의 메모리 액세스의 행동을 시뮬레이션에 의해 확인했다.

도 32는 MC(10-1)로부터 출력되는 메모리 라이트의 데이터 파형이다. 결합선로는 도 7의 배선 단면 치수를 가지며, 도 8의 경우와 마찬가지로 결합기의 배선 길이는 40mm로 동일하다. 도 32, 도 33에서는 앞의 설명과 마찬가지로, 배선(1-1)에 있어서 MC(10-1)로부터 결합기까지의 인출 배선 및 배선(1-2)에 있어서 부결합선에서 DRAM(10-3)까지의 배선 길이는 무시할 수 있을 정도로 짧다고 가공한다.

시뮬레이션의 결과, 도 32의 메모리 라이트 데이터 파형은 C단, D단의 신호가 약 390mV로, 도 9의 K1단, J1단의 220mV에 비해 1.8배 정도로 된 것을 알 수 있다. 이것은 먼저 논한 바와 같이 크로스 토크와 반사파가 동위상에서 중첩했기 때문이다.

도 33은 DRAM(10-2)으로부터의 메모리 리드시의 데이터 파형이다. C단에 접속되어 있는 DRAM(10-2)의 출력 임피던스는 10Ω으로 배선의 특성 임피던스에 비해 낮으므로 거의 풀진폭으로 드라이브되며, 이것이 도 28의 방향성 결합기(C1)에 의해 A단 즉 MC(10-1)로 데이터를 전반시킨다. 이 때의 신호 진폭도 약 320mV이며, 도 11과 거의 같은 크기의 신호 진폭을 갖는 것을 알 수 있다. 또한, 도 32, 33에서 알 수 있듯이 생성되는 신호의 시간폭은 결합기의 왕복 전반 지연 시간(2*T2)의 0.48ns와 동일하며, 이는 도 9, 도 11, 도 12의 후방 크로스토크 펄스폭과 같다.

또한, DRAM(10-3)으로부터 MC(10-1)로의 데이터 전송 파형은 거의 도 32와같았다. 이유로는 DRAM(10-3)에서 본 부하 조건이 MC(10-1)에서 본 부하 조건과 거의 동일하기 때문이다. DRAM(10-3)에서 본 부하 조건이 결합기까지의 배선, 종단되지 않은 방향성 결합기로 이어져 타방의 결합기를 구성하는 배선 조건도 근단측이 개방측이고 원단측이 종단된 조건이다. DRAM(10-3)의 부하 조건과 MC(10-1)의 부하조건에서 유일하게 다른 것은 DRAM(10-2)이 DRAM(10-3)측 배선에 접속되어 있는 점인데, 이 DRAM(10-2)의 입력 임피던스는 HiZ이며, 거의 개방단으로 간주할 수 있기 때문에 DRAM(10-3)으로부터의 리드 데이터 파형도 도 32와 거의 동일해진다. 즉, 도 32에서 A파형의 점선이 DRAM(10-3)으로부터의 출력 파형에, B파형이 DRAM(10-2)의 C단에서의 파형에, (C)의 파형이 B단의 파형에, (D)의 파형이 MC(10-1)의 입력 파형에 대응한다.

이상과 같이 시뮬레이션의 결과에서도 도 28에서 MC(10-1)로부터의 메모리 데이터 신호도 DRAM(10-2, 10-3)으로부터의 리드 데이터 파형도 350mV이상의 진폭을 가지며 도 1에 비해 메모리 라이트의 신호 전압이 커진 것을 알 수 있다.

이것을 실장한 경우의 단면도를 도 34와 도 35에 나타낸다.

도 34는 도 15, 도 16과 마찬가지로 마더 보드(1)의 단면 방향에서 본 도면으로, 도 34에서는 도 28의 입력 임피던스가 HiZ의 DRAM(10-2)이 마더 보드(1)에 직접 실장되고, 입력 임피던스가 소스 임피던스 정합된 DRAM(10-3)이 메모리 모듈(2-2)에 실장된 상태에서 커넥터를 통해 접속되어 있다. 각각의 칩을 접속하는 방향성 결합기는 마더 보드(1) 내에 구성되고, MC(10-1)로부터의 주결합 선로를 포함하는 배선(1-1)은 층(m1)에, 부결합 선로를 포함하는 배선(1-2)은 층(x1)에 설치된다. 선로(1-2)인 부결합선으로부터 메모리 모듈(2-2)로의 인출점에 상대하는 점에서 주결합선(1-1)이 끝난 점에 유의해주기 바란다. 이로 인해 후방 크로스토크와 반사가 동위상이 되어 신호가 증폭되는 효과를 낳는다.

DRAM(10-3)은 종단(소스 임피던스 정합)되어 있다고 설명했으나, 입력 임피던스가 HiZ의 DRAM에 외부 부착의 저항기로 종단시키는 방법을 사용해도 된다. 이 경우, DRAM(10-2)과 DRAM(10-3)을 같은 것을 사용할 수 있다.

도 35는 도 34에 대해 메모리 모듈(2-2)의 대신에 종단 보드(2-2')가 커넥터에 삽입되어 있다. 이것은 시스템 구성상 시스템이 필요로 하는 메모리 용량이 DRAM(10-2)을 실장함으로써 최소한으로 충족시키고 있으며 이 상태에서 출하하는 경우에 사용된다. 그리고, 그 후 시스템의 성능을 향상시키는 등의 메모리 확장의 필요가 생긴 경우, 도 35의 종단 보드(2-2')를 분리하고, 도 34과 같이 DRAM(10-3)을 탑재한 메모리 모듈(2-2)을 삽입하는 것으로 메모리를 확장할 수 있다. 이상과 같은 본 실시예는 도 34, 도 35와 같이 시스템의 확장성이 있는 실장 방식이라 할 수 있다.

또한, 도 34에서 DRAM(10-2)을 탑재하지 않고 메모리 모듈(2-2)만 탑재하도록 구성해도 생성되는 신호는 동일하기 때문에 MC(10-1)와 DRAM(10-3)간에서 데이터를 전송하는 것도 가능하다. 실장상의 제약이 있는 경우 등에 DRAM(10-2)을 탑재할 수 없는 경우에도 신호량을 2배로 할 수 있는 효과가 있다.

도 36에 제6의 실시예를 나타낸다.

제5 실시예인 도 28에 대해 탑재할 수 있는 DRAM의 용량을 늘린 실시예이다.

본 실시예의 버스에서는 MC(10-1) 및 DRAM(10-2 내지 10-5)이 접속되어 있으며, MC(10-1)과 DRAM(10-3), DRAM(10-5)은 그 핀에서 본 내부 임피던스가 선로가 갖는 특성 임피던스와 동일한 소스 임피던스 정합되어 있다. DRAM(10-2, 10-4)의 입력 임피던스는 HiZ이다. 여기서, 방향성 결합기(C1)를 구성하는 부결합 선로(1-2a, 1-b)의 한쪽 단에서 각각 DRAM(10-2, 10-4)에 접속된다. 예를 들면, MC(10-1)가 탑재되어 있는 마더 보드의 결합기(C1) 바로 아래 혹은 바로 위에 DRAM(10-2, 10-4)을 각각 바로 부착하는 것으로 접속할 수 있다.

또한, 결합기(C1) 배선(1-2a, 1-2b)의 부결합 배선부의 다른쪽 단에서 DRAM(10-3, 10-5)으로의 배선은, 예를 들면 도 34와 같은 모듈 구성과 같이 어느 정도 길이가 있어도 된다. 단, 부결합선의 DRAM(10-3, 10-5)측의 단은 주결합 선로의 단에 상대하는 곳으로부터 연직으로 인출되어 있으며, 주결합선이 부결합 선로에 대해 장단이 있는 것은 아니다.

방향성 결합기(C1)에서는 MC(10-1)에 접속된 선로(1-1)에 대해 양측으로 배선(1-2a, 1-2b)을 배치되나, 이들 배선(1-2a, 1-2b)에 대해 동일한 후방 크로스토크 결합 계수를 갖도록 조정되어 있다. 즉, 동일한 배선폭, 동일한 배선 피치, 동일한 배선 길이를 갖도록 배치되어 있다. 선로(1-2a, 1-2b)는 이와 같이 구성되기 때문에, 메모리 라이트 데이터의 신호는 도 29에 도시한 바와 같이 DRAM(10-2)과 DRAM(10-4), 혹은 DRAM(10-3)과 DRAM(10-5)에서 같은 파형이 된다. 즉, 먼저 설명한 바와 같이 DRAM(10-2 내지 10-5)에서의 신호 진폭은 반사파가 중첩되어 있는 만큼 2배의 크기(2*Kb*V1)로 크기가 맞추어져 있다.

마찬가지로, DRAM(10-2) 혹은 DRAM(10-4)으로부터의 메모리 리드 데이터의 파형은, 방향성 결합기(C1)는 MC(10-1)에 접속된 선로(1-1)에 대해 동일한 결합 계수를 갖도록 부결합 선로(1-2a, 1-2b)가 구성되어 있기 때문에 동일한 크기이며, 도 30에서 설명한 바와 같이 (2*Kb*V1)의 크기로 되어 있다. DRAM(10-3) 혹은 DRAM(10-5)으로부터의 메모리 리드 데이터 파형도 마찬가지로 도 31과 동일한 (2*Kb*V1)크기로 되어 있다.

이 도 36과 같이 구성함으로써, 하나의 MC(10-1)에 대해 4개의 DRAM(10-2 내지 10-5)을 접속할 수 있고, 제5 실시예에 비해 메모리 용량을 증가시킬 수 있다는 효과가 있다. 이것은 DRAM(10-3, 10-5)을 모듈에 탑재하고, 메모리 용량이 적어도 되는 시스템의 경우에는 종단 보드에서 종단하고, 확장이 필요한 경우에는 DRAM(10-3, 10-5)을 실장한 메모리 모듈로 교환하는 것으로 시스템에 메모리의 확장성을 갖게 할 수 있는 것은 말할 필요도 없다.

도 37을 사용해서 제7 실시예를 설명한다.

본 실시예에서는 도 36의 주결합선(1-1)에 MOS 스위치 등의 접속 수단을 개재시킴으로써 메모리 탑재량을 한층 확장시킬 수 있다.

3-1, 3-2는 MOS 스위치이며, MC(10-1) 내에 설치된 전환 수단(셀렉터)(4)으로 제어된다. MOS 스위치(3-1, 3-2)는 MC(10-1)에 접속된 선로(1-1) 내에 설치되고, MOS 스위치(3-1)와 MC(10-1)간의 배선(1-1)(A)이 선로(1-2a, 1-2b)로 방향성 결합기(C1)를 구성하고 있다. MOS 스위치(3-2)와 MOS 스위치(3-2)간의 배선(1-1)(B)이 선로(1-3a, 1-3b)로 방향성 결합기(C2)를 구성하고 있다. MOS 스위치(3-2)로부터 단까지의 배선(1-1)(C)이 선로(1-4a, 1-4b)로 방향성 결합기(C3)을 구성하고 있다. 결합기(C1)에는 DRAM(10-2 내지 10-5)이 접속되고, 결합기(C2)에는 DRAM(10-6 내지 10-9)이 접속되고, 결합기(C3)에는 DRAM(10-10 내지 10-13)이 접속되어 있다. 이 결합기(C1 내지 C3)와 DRAM(10-2 내지 10-13)의 접속 양식은 도 36과 같다.

MC(10-1)와 DRAM(10-2 내지 10-5) 내의 하나의 DRAM간에서 데이터 전송시킬 경우, MOS 스위치(3-1)는 선로(1-1)(A)와 (1-1)(B)가 분리되듯이 전환 수단(4)에 의해 제어된다. 따라서, 선로(1-1)(A)상을 전반하는 신호는 MOS 스위치(3-1)의 단에서 거의 전반사한다. 이 때문에, MC(10-1), DRAM(10-2 내지 10-5)은 도 36과 완전히 동일한 동작을 하게 된다.

다음으로 MC(10-1)와 DRAM(10-6 내지 10-9) 내의 하나의 DRAM간에서 데이터 전송시킬 경우, MOS 스위치(3-1)는 선로(1-1)(A)와 (1-1)(B)가 도통하도록 또한 MOS 스위치(3-2)는 선로(1-1)(B)와 (1-1)(C)가 분리되듯이 전환 수단(4)에 의해 제어된다. 따라서, 선로(1-1)(B)상을 전반하는 신호는 MOS스위치(3-2)의 단에서 거의 전반사한다. 이 때문에 MC(10-1), DRAM(10-6 내지 10-9)은 도 36과 완전히 동일한 동작을 하게 된다. 또한, DRAM(10-2 내지 10-5)과 선로(1-2a, 1-2b)는 선로(1-1)(A)와 접촉되지 않으며 (1-1)(A)와 (1-1)(B)의 선로의 특성 임피던스가 동일하기 때문에 (1-1)(A), (1-1)(B)를 전송하는 신호에 변형을 주지 않는다. MOS(3-1)의 도통 저항은 선로 임피던스에 비해 매우 작은 것이 바람직하다. 이것은 임피던스 미스매치에 따른 파형 변형을 억제하는 효과가 있다.

마찬가지로, MC(10-1)와 DRAM(10-10 내지 10-13) 내의 하나의 DRAM간에서 데이터를 전송시키는 경우, MOS 스위치(3-1)와 MOS 스위치(3-2)는 도통하도록 전환 수단(4)에 의해 제어된다. 따라서, 선로(1-1)(C)상을 전반하는 신호는 원단에서 거의 전반사한다. 이 때문에, MC(10-1), DRAM(10-9 내지 10-13)은 도 36과 완전히 동일한 동작을 하게 된다.

이와 같이 MOS 스위치(3-1, 3-2)를 비도통으로 하거나 도통으로 함에 따라 MC(10-1)와 DRAM(10-2 내지 10-13) 내의 하나의 DRAM간에서 선택적으로 데이터 전송을 수행할 수 있다. 즉, 도 36의 경우에 비해 시스템에 탑재할 수 있는 DRAM의 개수를 늘릴 수 있다는 효과가 있다. 이 전환 수단은 DRAM에 사용되고 있는 칩 셀렉터 등의 신호와 공용으로 해도 된다.

또한, 이 DRAM(10-2 내지 10-13) 모두를 탑재할 것인지의 여부는 시스템의 용건에 관련되며 처음에는 적은 DRAM을 탑재하고, 기능 확장이 요구되었을 때에 DRAM을 추가하면 된다. 필요하다면 도 35와 같은 종단 보드(2-2')를 사용해도 된다.

도 38을 사용해서 제8 실시예를 설명한다.

도 38에서 방향성 결합기(C1)는 도 36과 같이 배선(1-1)과, 배선(1-1)에 대해 양측으로 같은 간격으로 평행하며 근접하게 배치된 선로(1-2a, 1-2b)로 구성되어 있으며, 아울러 배선(1-2a, 1-2b)의 MC(10-1)측의 단이 접속되어 있는 것을 특징으로 한다. 또한 배선(1-2a, 1-2b)의 타측의 2개 단은 DRAM(10-2, 10-3)으로 각각 연직으로 배선이 인출되어 있다.

DRAM(10-2, 10-3)이 갖는 입력 임피던스는 그 메모리로의 액세스가 있는지 없는지로 달라진다. 메모리 액세스가 있는 경우, 입력 임피던스는 HiZ가 되고, 그렇지 않는 경우는 소스 임피던스 매칭 상태가 된다. 또한, MC(10-1)는 끊임없이 소스 임피던스 정합 상태이다. 이와같이 구성함에 따라 신호량을 4배의 4*Kb*V1로 할 수 있다.

도 39에 메모리 라이트시의 데이터 시뮬레이션 파형을 나타낸다. 시뮬레이션 조건은 배선에 관련된 부분 이외는 동일하다. 메카니즘을 아래에 나타낸다. 이 도면은 MC(10-1)로부터 DRAM(10-2)으로의 데이터 전송의 파형이다.

MC(10-1)의 A단으로부터의 출력은 그 임피던스가 배선이 갖는 특성 임피던스와 같기 때문에 계단형이 된다. 이 때의 배선(1-1)을 전반하는 신호를 V1이라 한다. 이 신호는 배선(1-2a, 1-2b)에 후방 크로스토크를 생성하며 그 크기는 Kb*V1이다. 배선(1-2b)에서 생성된 후방 크로스토크는 배선(1-2a)를 통해 D단으로 전반한다. 배선(1-1)을 전반해 온 신호는 B단에서 전반사하고, 이 반사파가 배선(1-2a. 1-2b)에서 재차 후방 크로스토크를 생성한다. 이 생성된 후방 크로스토크의 크기는 (Kb*V1)이고, 배선(1-1)의 진행파에 의해 배선(1-2b)에서 생성된 후방 크로스토크와 동위상에서 중첩한다. 이 때문에, 배선(1-2a)를 DRAM(10-2)로 진행하는 신호 진폭은 (2*Kb*V1)로 된다. 그리고 DRAM(10-2)의 D단에 도달했을 때 DRAM(10-2)의 입력 임피던스는 HiZ이므로 여기서 재차 재반사하고 결과적으로 (4*Kb*V1)의 신호 파형이 된다. 도 39에서는 640mV 정도가 된다. 이 신호파가 갖는 시간폭은 결합기(C1)의 왕복 전반 지연 시간 0.48ns이다. 즉, 신호량만이 커진 것을 알 수 있다.

마찬가지로, MC(10-1)에서 DRAM(10-3)으로의 데이터 전송은 DRAM(10-2)의 임피던스를 배선의 특성 임피던스에 정합시켜 DRAM(10-3)의 입력 임피던스를 HiZ로 함에 따라 도 39와 동일한 파형이 되며 (4*Kb*V1)의 신호로 라이트 데이터를 전송할 수 있다.

다음에는 도 40에 DRAM(10-2)에서 MC(10-1)로의 메모리 리드 데이터의 시뮬레이션을 나타낸다.

DRAM(10-2)의 출력 임피던스는 선로의 특성 임피던스에 비해 낮다(10Ω). 따라서, 드라이브 D파형은 거의 (2*V1)의 풀진폭하고, 이 드라이브 신호로 선로(1-1)에는 후방 크로스토크(2*Kb*V1)가 B단 방향에 생성된다. B단에서는 전반사하므로 이 후방 크로스토크가 그대로 A단 방향으로 전반한다. DRAM(10-2)으로부터의 드라이브 파형은 배선(1-2a)로부터 배선(1-2b)로 전해지는데, 배선(1-2b)을 전하는 드라이브 파형은 배선(1-1)로 (2*Kb*V1)의 진폭을 갖는 후방 크로스토크를 생성한다. 이 후방 크로스토크와 앞의 B단에서 반사한 후방 크로스토크가 동위상에서 겹쳐지므로 신호는 (4*Kb*V1)가 되며 MC(10-1)로 입력되어 종단된다. 도 40에서는 거의 580mV의 전압이 A단에 입력되는 것을 알 수 있다. 또한, 신호 파형은 도 39와 동일한 시간폭을 가지고 있다.

도 41에는 메모리 액세스 마다의 MC(10-1), DRAM(10-2, 10-3)의 입력 임피던스를 나타낸다. MC(10-1)는 메모리 라이트를 할 때도 리드를 할 때도 소스 임피던스 정합 상태이며 이를 RTT로 나타냈다. 메모리 라이트의 경우, 대상이 되는 DRAM은 HiZ가 되고, 비대상인 DRAM은 RTT상태가 된다. 또한 메모리 리드의 경우는 메모리 리드 데이터를 출력하는 DRAM의 출력 임피던스는 낮고(LOW), 비대상인 DRAM의 임피던스는 RTT이다. DRAM(10-2, 10-3)은 데이터 전송의 대상인지 여부를 셀렉트(CS) 신호로 확인할 수 있다.

이와같이 구성 및 동작함으로써 신호를 약 4배의 (4*Kb*V1)로 증가시킬 수 있다. 즉, 드라이브 신호를 소진폭으로 해도 충분한 신로량을 얻을 수 있다는 효과가 있다. 또한, 도 37과 같은 MOS 스위치를 다단으로 구성함에 따라 버스 접속하는 DRAM을 증가시킬 수도 있다.

도 42를 사용해서 제9 실시예를 설명한다.

도 42는 DRAM 혹은 MC(10-1)의 드라이버와 리시버 혹은 종단 수단을 갖는 I/O 회로의 구성도이다. 53은 종단 수단이다. 51-1은 드라이버이다. 52-1은 히스테리시스 특성을 갖는 리시버이다. 52-2는 히스테리시스 특성을 갖지 않는 리시버이다. 73은 리시버(52-1)와 리시버(52-2)를 전환하는 전환 수단이다. 72는 본 I/O 회로를 포함하는 반도체 소자를 제조할 때에 접속되는 결합 전환 수단이며, 제조시에 VDD 혹은 GND중 어느 하나에 접속 변경이 가능하다. 도면에서는 전환 수단(73)에 VDD, 즉 HIGH 논리 신호를 부여하고 있다. 마찬가지로, 71은 종단 수단(53)을 온으로 할지 오프로 할지를 제조시에 전환할 수 있다.

이로 인해, 예를 들면 도 28의 DRAM(10-2)과 DRAM(10-3)은 그 입력 임피던스가 다르나 이를 같은 반도체 마스크로 제조하고, 제조시에 이 결합 전환 수단(71)을 전환함으로써 하나의 마스크로 2개의 기능을 지니게 할 수 있다. 마찬가지로,종래의 DRAM 인터페이스인 SSTL 등의 리시버(52)와 방향성 결합기에 적합한 히스테리시스 특성을 가진 리시버(52-1)를 동일한 반도체 마스크로 제조시에 전환함에 따라 제조 코스트를 낮출 수 있다.

도 43을 사용해서 제10 실시예를 나타낸다.

본 실시예는 도 27의 프로세서 모듈(400)과 같이 복수 개의 칩으로 이루어진 부위를 하나의 멀티 칩 모듈에 실장하고, 앞의 실시예, 예를 들면 도 28의 배선 방식을 응용한 예이다. 멀티 칩 모듈(400) 내에 설치된 프로세서(CPU)(31)와 캐쉬 메모리(32)는 그들간에서 데이터 전송을 수행하는 경우, 도 28에서 나타낸 배선 방식, 즉 방향성 결합기(C1)를 통해 수행할 수 있다. 따라서, 고속으로 CPU(31)와 캐쉬 메모리(32)간의 데이터를 전송할 수 있게 된다. 또한, 물론 멀티 칩 모듈은 CPU(31)의 기능 뿐만이 아니고 캐쉬 메모리(32)의 기능을 추가함으로써 성능이 향상된 하나의 소자로 다룰 수 있다. 아울러, CPU(31)와 캐쉬 메모리(32)간의 데이터 전송을 CPU(31)가 실장된 인쇄 기판에 설치할 필요가 없어지므로 인쇄 기판의 구성이 간단해진다는 효과가 있다.

이상의 실시예에서 설명한 바와 같이, 본 발명에서는 MC에 접속된 메인 라인의 원단을 개방단 혹은 단락단으로 함으로써 전반사를 일으키고, 이 반사파와 진행파를 사용해서 방향성 결합기의 양단에 후방 크로스 토크를 생성시킴에 따라 방향성 결합기의 양단에 접속된 DRAM과 MC간에 데이터 전송이 가능해진다. 이 방향성 결합기를 2개의 DRAM에서 공유함으로써 DRAM 모듈간의 피치를 절반으로 할 수 있다.

또한, 개방 혹은 단락시킨 메인 라인을 반대 방향으로 절곡하고, 이 절곡한 메인 라인에 대해 방향성 결합기를 구성함에 따라 DRAM 모듈의 간격을 방향성 결합기의 결합기의 배선 길이의 1/4로 할 수 있다.

또한, DRAM의 신호에 대해 개방으로 하거나 단락으로 함에 따라 접속되어 있는 DRAM을 선택적으로 정논리 혹은 부논리로 할 수 있으므로 칩 셀렉트 신호와 같이 배타적으로 제어하는 신호의 수를 줄일 수 있다는 효과가 있다.

메모리 제어기는 데이터 전송을 위한 신호를 2값으로 하며, 또한 그 임피던스의 메모리 제어기측은 배선의 특성 임피던스와 같은 임피던스로 한다. 즉, 데이터를 전송하지 않는 경우의 HiZ상태도 H상태도 같은 전위로 하고 배선의 특성 임피던스와 같은 임피던스로 드라이브한다. 데이터가 L상태일 때도 특성 임피던스와 같은 임피던스로 L신호를 드라이브한다. 이와같이 함에 따라 반사파를 흡수할 수 있다.

신호를 HiZ상태에서 L상태로 드라이브한 경우도 H상태에서 L상태로 드라이브한 경우도 같은 진폭이며, 따라서, 결합기를 통과한 신호는 이 2개의 전송에서 같은 진폭이 된다. 이로 인해 어느 신호의 천이라도 동일한 신호 진폭이 되므로 프리앰블의 필요가 없어진다. 프리앰블이 불필요해지므로 메모리 액세스 시간이 짧아지고 버스 사용 효율이 올라 시스템 성능이 향상된다.

Claims

데이터 전송을 수행하는 버스 시스템에 접속되어 있는 하나의 버스 마스터와 복수의 버스 슬레이브사이에서 데이터 전송을 수행하는 버스 시스템에 있어서,

상기 버스 마스터와 상기 버스 슬레이브간의 데이터 전송을 수행하기 위한 메인 라인과, 상기 버스 마스터로부터 인출된 상기 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 구성하는 부결합 배선을 포함하고, 각 부결합 배선의 적어도 일단에 상기 버스 슬레이브를 접속하며, 일단에만 상기 버스 슬레이브를 접속하는 경우에는 타단을 종단 저항으로 정합 종단하고,

상기 메인 라인의 양단중 상기 버스 마스터가 접속되어 있지 않은 측의 단은 상기 단에서 전반사가 일어나도록 종단하고, 상기 메인 라인의 진행파 및 상기 종단으로부터의 반사파를 사용하여 상기 부결합 배선의 단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에서 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제1항에 있어서, 메인 라인의 양단중 버스 마스터에 접속되어 있지 않은 측의 단을 단락하여, 부의 전반사를 생성하고, 상기 메인 라인의 정극성 진행파 및 상기 단락단으로부터의 부극성 반사파를 이용하여 상기 부결합 배선의 양단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에서 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제1항에 있어서, 데이터 송신용 드라이버를 버스 마스터에 내장하고, 상기 드라이버의 출력 임피던스가 상기 드라이버에 접속되는 메인 라인이 갖는 특성 임피던스와 동일하게 유지한채로, 로우(LOW) 데이터를 출력하는 상태에서는 LOW전압을, 하이(HIGH) 데이터를 출력하는 상태에서는 HIGH 전압을 출력하고, 또한 데이터를 출력하지 않은 상태에서는 HIGH 전압을 출력하며,

아울러 데이터 송신용 드라이버를 버스 슬레이브에 내장하고, 상기 버스 슬레이브 내의 드라이버의 출력 임피던스가 상기 드라이버에 접속되는 부결합 배선이 갖는 특성 임피던스와 동일하게 유지하며, LOW 데이터를 출력하는 상태에서는 LOW전압을, HIGH 데이터를 출력하는 상태에서는 HIGH 전압을 출력하고, 또한 데이터를 출력하지 않은 상태에서는 HIGH 전압을 출력하는 버스 시스템.
제1항에 있어서, 데이터 송신용 드라이버를 버스 마스터에 내장하고, 상기 드라이버의 출력 임피던스가 상기 드라이버에 접속되는 메인 라인이 갖는 특성 임피던스와 동일하게 유지한채로, LOW 데이터를 출력하는 상태에서는 LOW전압을, HIGH 데이터를 출력하는 상태에서는 HIGH 전압을 출력하고, 또한 데이터를 출력하지 않는 상태에서는 HIGH 전압을 출력하고,

아울러 데이터 송신용 드라이버를 버스 슬레이브에 내장하고, 상기 버스 슬레이브 내의 드라이버의 출력 임피던스가 상기 드라이버에 접속되는 부결합 배선이 갖는 특성 임피던스와 동일하게 유지한채로, HIGH 데이터를 출력하는 상태에서는 HIGH 전압을 출력하고, 또한 데이터를 출력하지 않는 상태에서는 HIGH 전압을 출력하고, 아울러 LOW 데이터를 출력하는 상태에서는 LOW전압을 저임피던스로 출력하는 버스 시스템.
제1항에 있어서, 데이터 송신용 드라이버를 버스 마스터에 내장하고, 상기 버스 마스터용 드라이버의 출력 임피던스는 상기 드라이버에 접속되는 메인 라인이 갖는 특성 임피던스와 동일하게 유지한채로, LOW 데이터를 출력하는 상태에서는 LOW전압을, HIGH 데이터를 출력하는 상태에서는 HIGH 전압을 출력하고, 또한 데이터를 출력하지 않는 상태에서는 HIGH 전압을 출력하고,

아울러 데이터 송신용 드라이버를 버스 슬레이브에 내장하고, 상기 버스 슬레이브 내의 드라이버가 HIGH 데이터를 출력하는 상태에서는 HIGH 전압을 임의의 임피던스로 출력하고, LOW 데이터를 출력하는 상태에서는 LOW전압을 저임피던스로 출력하며,

또한 데이터를 출력하지 않는 상태로서 상기 버스 마스터로부터 특정 버스 슬레이브로 데이터 전송시 데이터 전송 대상인 버스 슬레이브 내의 드라이버의 출력 임피던스는 하이 임피던스(HiZ)가 되고, 상기 대상 이외의 버스 슬레이브의 드라이버의 임피던스는 부결합 배선이 갖는 특성 임피던스와 동일하게 되는 버스 시스템.
제1항에 있어서, 버스 마스터 및 버스 슬레이브에 사용되는 버스 인터페이스용 반도체 소자는 데이터 수신용 리시버와 입력 데이터 드라이버를 포함하며, 상기 리시버는 데이터 수신시에 접속된 신호 배선의 전압과 상기 리시버에 접속된 상기 드라이버의 HIGH 전압과 같은 전압을 비교하여 수신 데이터를 분별하는 비교 회로를 포함하는 버스 시스템.
제1항에 있어서, 버스 마스터와 동일한 구성의 복수 개의 버스 슬레이브를 연결하고,

상기 버스 마스터와 상기 버스 슬레이브를 접속하는 신호중 임의의 한 신호에 대한 상기 메인 라인의 단이 단락단으로 되고, 또한 다른 신호에 대한 상기 메인 라인의 단이 개방단으로 되며, 그에 따라 부분적으로 부논리 접속을 확립하는 버스 시스템.
제7항에 있어서, 버스 마스터와 동일한 구성의 복수 개의 버스 슬레이브를 연결하고,

상기 버스 마스터와 상기 버스 슬레이브를 접속하는 신호중 데이터 전송에 관련된 신호에 대한 상기 메인 라인의 단이 개방단으로 되고, 칩 선택 신호에 대한 상기 메인 라인의 단이 단락단으로 되며, 그에 따라 부결합 선로의 양단에 접속된 2개의 버스 슬레이브를 배타적으로 하나의 신호로 선택하는 버스 시스템.
제1항에 있어서, 버스 마스터로부터 인출된 메인 라인이 반대 방향으로 절곡되며, 상기 버스 마스터로부터의 상기 메인 라인에 대해 상기 버스 마스터로부터 반대 방향으로 절곡된 점까지의 배선부 및 반대 방향으로 절곡되는 점 이후의 배선부에 대해 상기 버스 슬레이브로부터 인출된 상기 배선의 일부가 교대로 또한 연속해서 방향성 결합기를 구성하는 버스 시스템.
버스 마스터와 버스 슬레이브사이를 차동 신호로 데이터 전달하기 위해,

상기 버스 마스터로부터 인출된 2개의 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 구성하는 부결합 배선을 설치하고, 상기 부결합 배선의 일측 단이나 양측 단에 상기 버스 슬레이브를 접속하고,

차동 신호의 2개의 상기 메인 라인의 양단중 상기 버스 마스터가 접속되지 않는 측의 단자끼리를 단락시켜 루프형으로 하거나 개방시켜서 개방단으로 하고,

상기 버스 마스터와 상기 버스 슬레이브사이에서 쌍방향 데이터 전송을 수행하는 차동 신호 버스 시스템.
제1항에 있어서, 상기 버스 마스터인 메모리 제어기와 상기 버스 슬레이브인 메모리 소자간에 데이터 전송을 수행하는 버스 시스템에서,

상기 메모리 제어기로부터의 데이터를 라이트하기 위한 라이트 커맨드의 발생과 동시에 라이트할 데이터 및 데이터 스트로브 신호를 동시에 출력하는 버스 시스템.
제5항에 있어서, 버스 마스터로부터의 라이트 데이터를 수신하는 버스 슬레이브에서,

상기 버스 마스터는 라이트 커맨드를 발생하고, 그 후 소정의 시간을 두고 라이트 데이터를 출력하며,

상기 라이트 커맨드를 수신한 상기 버스 슬레이브는 상기 라이트 커맨드를 사용하여 상기 버스 슬레이브의 데이터 신호의 입력 임피던스를 고임피던스(HiZ)로 하고 상기 버스 슬레이브의 입력단에서 반사를 일으켜 상기 수신 라이트 데이터의 신호 진폭을 2배로 하고, 상기 입력 임피던스가 HiZ인 기간을 상기 라이트 데이터의 버스트 길이와 같거나 그 이상으로 하고, 상기 라이트 데이터의 종료 시각 이후에 재차 상기 버스 슬레이브의 입력 임피던스를 배선이 갖는 특성 임피던스로 되돌리는 버스 시스템.
복수 종류의 메모리 액세스 노드군을 선택적으로 메모리군에 대해 액세스 제어하는 노드 제어기와, 상기 노드가 처리하기 위한 데이터를 저장 또는/및 데이터를 리드하기 위한 복수 개의 메모리를 포함하는 메모리 시스템과, 상기 노드 제어기와 상기 메모리 시스템간에 데이터 전송을 수행하는 방향성 결합기를 사용한 버스 시스템을 포함하는 정보 처리 장치에 있어서,

상기 버스 시스템은 상기 노드 제어기가 접속된 1단을 갖는 메인 라인과, 상기 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 구성하는 복수 개의 부결합 배선을 포함하며,

상기 부결합 배선의 적어도 1단에는 상기 복수 개의 메모리중 하나가 접속되며, 타단에는 상기 복수 개의 메모리중 다른 메모리를 접속하거나 종단 저항으로 정합 종단하고,

상기 메인 라인의 타단은 상기 타단에서 신호의 전반사가 일어나도록 종단되고, 상기 메인 라인의 신호 진행파 및 상기 타단으로부터의 반사파를 사용하여 상기 노드 제어기와 상기 메모리 시스템간에 쌍방향 데이터 전송을 수행하는 정보 처리 장치.
프로세서의 2차 캐쉬 메모리 액세스를 제어하는 노드와, 상기 프로세서가 처리하기 위한 데이터를 저장 또는/및 데이터를 리드하기 위한 복수 개의 2차 캐쉬 메모리군과, 상기 노드와 2차 캐쉬 메모리간에 데이터 전송을 수행하는, 방향성 결합기를 사용한 버스 시스템을 포함하는 프로세서 모듈에 있어서,

상기 버스 시스템은 상기 노드가 접속된 1단을 갖는 메인 라인과, 상기 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 구성하는 복수 개의 부결합 배선을 포함하고,

상기 부결합 배선 중 적어도 1단에는 상기 복수 개의 메모리중 하나가 접속되고, 타단에는 상기 복수 개의 2차 캐쉬 메모리중 다른 메모리를 접속하거나 종단 저항으로 정합 종단하고,

상기 메인 라인의 타단은 상기 타단에서 신호의 전반사가 일어나도록 종단하고, 상기 메인 라인의 신호 진행파 및 상기 타단으로부터의 반사파를 사용하여 상기 노드 및 상기 메모리 시스템간에 쌍방향 데이터 전송을 수행하는 프로세서 모듈.
데이터 전송을 수행하는 버스 시스템으로서, 상기 버스 시스템에 접속되어 있는 하나의 버스 마스터와 2개의 버스 슬레이브사이에서 데이터 전송을 수행하는 버스 시스템에 있어서,

상기 버스 마스터와 상기 버스 슬레이브간의 데이터 전송을 수행하기 위해, 상기 버스 마스터로부터 인출된 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 이루는 부결합선을 포함하는 부결합 배선을 설치하고, 상기 부결합선의 양측 단에 상기 버스 슬레이브를 접속하고,

상기 메인 라인의 양단중 상기 버스 마스터가 접속되어 있지 않은 측의 단자를 전반사가 일어나도록 종단하고,

상기 부결합선의 상기 버스 마스터측에 접속된 상기 버스 슬레이브의 입력 임피던스를 고임피던스로 하고, 상기 부결합선으로부터 상기 버스 슬레이브까지의 배선을 방향성 결합기의 전반 지연 시간에 비해 무시할 수 있을 정도로 짧게 하고,

상기 부결합선의 타측 단에 접속되는 상기 버스 슬레이브는 상기 부결합선으로부터 연직으로 인출되어 배선되고, 상기 버스 슬레이브는 배선이 갖는 특성 임피던스와 거의 동일한 임피던스를 가지며,

상기 메인 라인의 진행파 및 상기 개방단으로부터의 반사파를 사용하여 상기 부결합 배선의 양단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제15항에 있어서, 데이터 전송을 수행하는 버스 시스템으로서, 상기 버스 시스템에 접속되어 있는 하나의 버스 마스터와 하나의 버스 슬레이브사이에서 데이터 전송을 수행하는 버스 시스템이며,

상기 부결합선의 상기 버스 마스터측의 단자를 전반사가 일어나도록 개방단으로 종단하고, 상기 부결합선의 타측 단에 상기 버스 슬레이브를 접속하고,

상기 메인 라인의 진행파 및 개방단으로부터의 반사파를 사용하여 상기 부결합 배선의 타단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제15항에 있어서, 2개의 버스 슬레이브내에서, 배선의 특성 임피던스와 동일한 임피던스를 갖는 하나의 버스 슬레이브를 모듈에 설치하고, 상기 버스 마스터와 타측 버스 슬레이브 및 방향성 결합기를 동일한 인쇄 배선 기판에 실장하고,

상기 모듈을 커넥터를 개재하여 상기 인쇄 인쇄 기판에 접속하는 버스 시스템.
제17항에 있어서, 배선의 특성 임피던스와 동일한 임피던스로 종단되는 종단 수단을 갖는 종단 모듈을 설치하고, 상기 버스 마스터와 타측 버스 슬레이브 및 방향성 결합기를 동일한 인쇄 배선 기판에 실장하고,

상기 모듈을 커넥터를 개재하여 상기 인쇄 배선 기판에 접속하는 버스 시스템.
제15항에 있어서, 데이터 전송을 수행하는 버스 시스템으로서, 상기 버스 시스템에 접속되어 있는 하나의 버스 마스터와 4개의 버스 슬레이브간에 데이터 전송을 수행하는 버스 시스템이며,

상기 버스 마스터와 상기 버스 슬레이브간의 데이터 전송을 수행하기 위해, 상기 버스 마스터로부터 인출된 메인 라인에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 이루는 부결합선을 주결합선 양측에 설치하고, 양측의 2개의 상기 부결합선을 포함하는 부결합 배선의 양측 단에 각각 2개씩 상기 버스 슬레이브를 접속하고,

상기 메인 라인의 양단중 상기 버스 마스터가 접속되어 있지 않은 측의 단자를 전반사가 일어나도록 종단하고,

2개의 상기 부결합 배선의 상기 버스 마스터측에 접속된 2개의 상기 버스 슬레이브의 입력 임피던스를 고임피던스로 하고, 상기 부결합선으로부터 상기 버스 슬레이브까지의 배선을 방향성 결합기의 전반 지연 시간에 비해 무시할 수 있을 정도로 짧게 하고,

상기 부결합선의 타측 단에 접속되는 2개의 상기 버스 슬레이브는 상기 부결합선으로부터 연직으로 인출 배선되고, 2개의 상기 버스 슬레이브는 배선이 갖는 특성 임피던스와 거의 동일한 임피던스를 가지며, 상기 메인 라인의 진행파 및 상기 개방단으로부터의 반사파를 사용하여 상기 부결합 배선의 단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제19항에 있어서, 데이터 전송을 수행하는 버스 시스템으로서, 상기 버스 시스템에 접속되어 있는 하나의 버스 마스터와 복수 개의 버스 슬레이브사이에서 데이터 전송을 수행하는 버스 시스템이며,

상기 버스 마스터와 상기 버스 슬레이브간의 데이터 전송을 수행하기 위해, 상기 버스 마스터로부터 인출된 주결합선에 대해 비접촉, 근접 및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 이루는 부결합선을 상기 주결합선의 양측에 복수 개 설치하고, 상기 주결합선의 양측의 복수 개의 상기 부결합선의 양측 단에 각각 상기 버스 슬레이브를 접속하고,

상기 주결합선의 양측의 상기 부결합선의 상기 버스 마스터측에 접속된 2개의 상기 버스 슬레이브의 입력 임피던스를 고임피던스로 하고, 상기 부결합선의 타측 단에 접속되는 2개의 상기 버스 슬레이브는 상기 부결합선으로부터 연직으로 인출되어 배선되고, 상기 2개의 버스 슬레이브는 배선이 갖는 특성 임피던스와 거의 동일한 임피던스를 가지며,

아울러, 상기 주결합 선로와 상기 부결합선이 구성하는 복수 개의 방향성 결합기 사이의 주결합선간에 스위치를 설치하고,

상기 주결합 선로의 스위치가 비도통 상태가 되는 단에서 전반사가 일어나도록 종단하고,

상기 메인 라인의 진행파 및 상기 개방단으로부터의 반사파를 사용하여 상기 부결합 배선의 단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
데이터 전송을 수행하는 버스 시스템으로서, 상기 버스 시스템에 접속되는 하나의 버스 마스터와 2개의 버스 슬레이브간에서 데이터 전송을 수행하는 버스 시스템에 있어서,

상기 버스 마스터와 상기 버스 슬레이브간의 데이터 전송을 수행하기 위해 상기 버스 마스터로부터 인출된 주결합선에 대해 비접촉, 근접 및 평행하게 배치되며 메인 라인과 방향성 결합기를 이루는 부결합선을 상기 주결합선의 양측에 복수 개 설치하고, 상기 부결합선의 상기 버스 마스터에 가까운 단을 접속하고,

아울러, 양측의 상기 부결합선의 타측 단에 각각 하나씩의 상기 버스 슬레이브를 접속하고, 상기 버스 슬레이브의 입력 임피던스를 버스 액세스가 없는 경우에는 배선이 갖는 특성 임피던스와 거의 동일한 임피던스로 제어하고,

버스 액세스가 있으며 버스 드라이브하는 경우에는 저임피던스로 데이터를 출력하고, 아울러 버스 액세스가 있으며 버스 리시브하는 경우에는 고임피던스가 되도록 상기 버스 슬레이브를 제어하고 상기 메인 라인의 진행파 및 개방단으로부터의 반사파를 사용해서 상기 부결합선의 단에 접속된 상기 버스 슬레이브와 상기 버스 마스터간에 데이터 전송을 쌍방향으로 수행하는 버스 시스템.
제1항의 버스 시스템에 사용되는 반도체 소자에 있어서,

하나의 입력 회로 내에 복수 개의 리시버를 포함하고, 그 중 하나가 방향성 결합기에서 생성되는 신호를 수신하도록 히스테리시스 기능을 갖는 리시버이며, 그 이외의 리시버가 SSTL(Stub Series Terminated Logic) 인터페이스용 리시버이며, 이들 2개의 리시버를 반도체 제조시에 결합 와이어(bonding wire)로 선택할 수 있는 반도체 소자.
제14항의 프로세서가 처리하기 위한 데이터를 저장 및 리드하기 위해 캐쉬 메모리에 방향성 결합기를 사용한 메모리 시스템을 사용하는 프로세서 모듈에 있어서,

상기 프로세서 기능부와 상기 캐쉬부가 서로 다른 반도체 소자로 구성되고, 상기 프로세서 기능부와 상기 캐쉬부 및 방향성 결합기가 하나의 인쇄 기판 모듈상에 실장되며, 아울러 상기 인쇄 기판 모듈이 다른 반도체 소자와 데이터 통신이 가능한 데이터 입출력부, 급전부를 포함하는 멀티 칩 모듈.
신호 전송 매체를 포함하며, 상기 전송 매체에 접속된 복수 개의 노드(node)간에 데이터 전송을 수행하는 데이터 전송 장치에 있어서,

상기 신호 전송 매체는 메인 라인과, 상기 메인 라인에 대해 비접촉, 근접및 평행하게 배치되며 상기 메인 라인과 방향성 결합기를 구성하는 적어도 하나의 부결합 배선을 포함하고,

상기 데이터 전송 장치는 상기 메인 라인의 1단에 접속된 제1 노드와, 상기 적어도 하나의 부결합 배선의 양단에 접속된 제2 노드와 제3 노드를 포함하며, 상기 메인 라인의 타단이 전반사를 일으키도록 종단되어 있는 데이터 전송 장치.
제24항에 있어서, 상기 메인 라인의 상기 타단은 개방단이 되거나 또는 단락되는 데이터 전송 장치.
제24항에 있어서, 상기 제2 노드와 제3 노드 중 하나는 종단 저항에서 정합 종단에 의해 대체되는 데이터 전송 장치.
제24항에 있어서, 상기 제1 노드는 버스 마스터이며, 상기 부결합 배선에 접속되는 노드는 버스 슬레이브인 데이터 전송 장치.
제24항에 있어서, 상기 메인 라인의 진행파 및 상기 타단으로부터의 반사파를 사용하여 상기 부결합 배선에 접속된 상기 노드와 상기 메인 라인에 접속된 제1 노드간에 쌍방향 데이터 전송을 수행하는 데이터 전송 장치.