JP2003167839A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- semiconductor memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4086—Bus impedance matching, e.g. termination
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
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- Physics & Mathematics (AREA)
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 複数のメモリモジュールを備え、１００ａＭ
Ｈｚ以上の高速動作を行う半導体メモリ装置では、各メ
モリモジュールからの反射によってデータバスを介して
送受されるデータの品質が低下してしまうと言う事実が
判明した。 【解決手段】 データ品質の劣化が各メモリモジュール
からの反射、並びに、データバスの分岐によって生じる
ことを見出し、データバスの分岐点近傍にスイッチ回路
を設け、当該スイッチ回路によってメモリモジュールを
選択的に動作させる構成を備えた半導体メモリ装置が得
られる。
Ｈｚ以上の高速動作を行う半導体メモリ装置では、各メ
モリモジュールからの反射によってデータバスを介して
送受されるデータの品質が低下してしまうと言う事実が
判明した。 【解決手段】 データ品質の劣化が各メモリモジュール
からの反射、並びに、データバスの分岐によって生じる
ことを見出し、データバスの分岐点近傍にスイッチ回路
を設け、当該スイッチ回路によってメモリモジュールを
選択的に動作させる構成を備えた半導体メモリ装置が得
られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、高速動作を行うことができる半導体メモリ
装置に関する。
関し、特に、高速動作を行うことができる半導体メモリ
装置に関する。
【０００２】
【従来の技術】最近、半導体メモリ装置を高集積化する
一方、高速で且つ低信号振幅で動作させるためのインタ
フェースが検討されている。このための規格として、Ｓ
ＳＴＬ（Stub Series Termination Logic）が提案さ
れている。また、半導体メモリ装置の一つであるＤＲＡ
Ｍをより高速で動作させるために、クロックの立ち上が
りと立下りの両エッジに同期してデータの入出力を行う
ことにより、データレートを２倍にできるＤＤＲ（doub
le data rate）も提案されている。
一方、高速で且つ低信号振幅で動作させるためのインタ
フェースが検討されている。このための規格として、Ｓ
ＳＴＬ（Stub Series Termination Logic）が提案さ
れている。また、半導体メモリ装置の一つであるＤＲＡ
Ｍをより高速で動作させるために、クロックの立ち上が
りと立下りの両エッジに同期してデータの入出力を行う
ことにより、データレートを２倍にできるＤＤＲ（doub
le data rate）も提案されている。
【０００３】上記した動作を行う半導体メモリ装置は、
複数のメモリモジュールをマザーボード上に間隔を置い
て並行に配列した構成を備えている。この構成におい
て、複数のメモリモジュールは、それぞれコネクタを介
してマザーボード上に、当該マザーボードに設けられた
スロットを介して、取り付けられている。この場合、各
スロットには、メモリモジュールのコネクタと電気的接
続を行うための端子が配列されている。一方、メモリモ
ジュールの表及び/又は裏には、複数のメモリユニット
及びレジスタ等のバッファが取り付けられており、メモ
リユニット及びレジスタは、モジュール端部に設けられ
た端子を介してコネクタと電気的に接続されている。
複数のメモリモジュールをマザーボード上に間隔を置い
て並行に配列した構成を備えている。この構成におい
て、複数のメモリモジュールは、それぞれコネクタを介
してマザーボード上に、当該マザーボードに設けられた
スロットを介して、取り付けられている。この場合、各
スロットには、メモリモジュールのコネクタと電気的接
続を行うための端子が配列されている。一方、メモリモ
ジュールの表及び/又は裏には、複数のメモリユニット
及びレジスタ等のバッファが取り付けられており、メモ
リユニット及びレジスタは、モジュール端部に設けられ
た端子を介してコネクタと電気的に接続されている。
【０００４】また、上記した半導体メモリ装置の中に
は、メモリモジュール上のメモリユニットを制御するた
めに、チップセットと呼ばれるメモリコントローラをマ
ザーボード上に搭載したものがある。この半導体メモリ
装置では、メモリコントローラと各メモリモジュールと
がデータバスを通して電気的に接続されている。この場
合、データバスはマザーボード上に布線された部分と、
このマザーボード上の布線部分から櫛状に分岐されて、
メモリモジュール及びメモリユニットに接続される部分
と分けることができる。
は、メモリモジュール上のメモリユニットを制御するた
めに、チップセットと呼ばれるメモリコントローラをマ
ザーボード上に搭載したものがある。この半導体メモリ
装置では、メモリコントローラと各メモリモジュールと
がデータバスを通して電気的に接続されている。この場
合、データバスはマザーボード上に布線された部分と、
このマザーボード上の布線部分から櫛状に分岐されて、
メモリモジュール及びメモリユニットに接続される部分
と分けることができる。
【０００５】一方、この種の半導体メモリ装置として、
米国特許第６，０１１，７１０号明細書（以下、引用文
献１と呼ぶ）に記載されたものがある。データバスを分
岐した構成を有する半導体メモリ装置では、各メモリユ
ニットに伴う容量成分及びインダクタンス成分により、
各メモリモジュール上で伝搬遅延が生じることが引用文
献１において指摘されている。また、メモリユニットに
伴う容量成分を軽減するために、マザーボード上のデー
タバスに、ＦＥＴスイッチを設け、当該スイッチにより
データバスを独立した部分データバスに分離する手法が
従来技術として記載されている。しかしながら、この手
法では、部分データバスに接続されたメモリモジュール
或いはメモリユニットに伴う容量成分の影響を避けるこ
とが出来ないことが指摘されている。
米国特許第６，０１１，７１０号明細書（以下、引用文
献１と呼ぶ）に記載されたものがある。データバスを分
岐した構成を有する半導体メモリ装置では、各メモリユ
ニットに伴う容量成分及びインダクタンス成分により、
各メモリモジュール上で伝搬遅延が生じることが引用文
献１において指摘されている。また、メモリユニットに
伴う容量成分を軽減するために、マザーボード上のデー
タバスに、ＦＥＴスイッチを設け、当該スイッチにより
データバスを独立した部分データバスに分離する手法が
従来技術として記載されている。しかしながら、この手
法では、部分データバスに接続されたメモリモジュール
或いはメモリユニットに伴う容量成分の影響を避けるこ
とが出来ないことが指摘されている。
【０００６】引用文献１では、上記したメモリモジュー
ル並びにメモリユニットに伴う容量成分を軽減するため
に、各メモリモジュール上のデータバスに、スイッチを
設け、当該スイッチをメモリコントローラにより個別に
オンオフすることにより、データバスに対して各メモリ
モジュールを選択的に結合或いは分離する構成が開示さ
れている。
ル並びにメモリユニットに伴う容量成分を軽減するため
に、各メモリモジュール上のデータバスに、スイッチを
設け、当該スイッチをメモリコントローラにより個別に
オンオフすることにより、データバスに対して各メモリ
モジュールを選択的に結合或いは分離する構成が開示さ
れている。
【０００７】この構成では、各メモリモジュールを選択
的にデータタバスに結合することにより、各メモリモジ
ュールに伴う容量負荷を軽減することができ、これによ
って、半導体メモリ装置を高速動作させることが可能で
ある。
的にデータタバスに結合することにより、各メモリモジ
ュールに伴う容量負荷を軽減することができ、これによ
って、半導体メモリ装置を高速動作させることが可能で
ある。
【０００８】
【発明が解決しようとする課題】引用文献１において提
案された半導体メモリ装置では、マザーボード上に布線
されたデータバスに対して、選択されたメモリモジュー
ルだけが接続されることになり、他のメモリモジュール
はマザーボード上のデータバスから切り離された状態に
なる。この結果、この構成では、他のメモリモジュール
に伴う容量成分の影響を無くすことができる。
案された半導体メモリ装置では、マザーボード上に布線
されたデータバスに対して、選択されたメモリモジュー
ルだけが接続されることになり、他のメモリモジュール
はマザーボード上のデータバスから切り離された状態に
なる。この結果、この構成では、他のメモリモジュール
に伴う容量成分の影響を無くすことができる。
【０００９】しかしながら、マザーボード上のデータバ
スには、選択されたメモリモジュールが接続されている
から、当該メモリモジュールに伴う容量成分の影響は取
り除くことはできない。更に、データバスを介して送受
されるデータが１００ＭＨｚ以上に高速になると、メモ
リモジュールからの反射によってデータの書込、読出動
作に悪影響が生じることが判明した。このような悪影響
は、一定周期で連続的に発生されるクロックパルスより
も、不規則に信号が変化するデータ信号において問題が
大きく、データ信号では、各メモリモジュールからの反
射の影響は無視できないことが判明した。
スには、選択されたメモリモジュールが接続されている
から、当該メモリモジュールに伴う容量成分の影響は取
り除くことはできない。更に、データバスを介して送受
されるデータが１００ＭＨｚ以上に高速になると、メモ
リモジュールからの反射によってデータの書込、読出動
作に悪影響が生じることが判明した。このような悪影響
は、一定周期で連続的に発生されるクロックパルスより
も、不規則に信号が変化するデータ信号において問題が
大きく、データ信号では、各メモリモジュールからの反
射の影響は無視できないことが判明した。
【００１０】本発明の目的は、メモリモジュールからの
データの反射の影響を軽減できる半導体メモリ装置を提
供することである。
データの反射の影響を軽減できる半導体メモリ装置を提
供することである。
【００１１】本発明の他の目的は、１００ＭＨｚ以上の
高速で、データの書込及び読出を行うことができる半導
体メモリ装置を提供することである。
高速で、データの書込及び読出を行うことができる半導
体メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の一態様によれ
ば、複数のメモリモジュール、当該メモリモジュールを
制御するメモリコントローラ、及び、前記メモリモジュ
ールとメモリコントローラとを接続するバスを備えた半
導体メモリ装置において、前記複数のメモリモジュール
は、前記バスに対して共通接続点を介して接続され、更
に、前記バスの共通接続点の近傍には、前記複数のメモ
リモジュールを選択的に接続状態にするスイッチ回路が
設けられており、前記バスは前記スイッチ回路を介して
各メモリモジュールに分岐されていることを特徴とする
半導体メモリ装置が得られる。ここで、上記したバス
は、通常、データバスであり、更に、スイッチ回路から
前記各メモリモジュールを見たときのインピーダンス
は、前記スイッチ回路から前記メモリコントローラを見
たときのインピーダンスと実質的に等しくなるように、
構成されている。また、スイッチ回路は、ＦＥＴによっ
て構成されていることが望ましい。
ば、複数のメモリモジュール、当該メモリモジュールを
制御するメモリコントローラ、及び、前記メモリモジュ
ールとメモリコントローラとを接続するバスを備えた半
導体メモリ装置において、前記複数のメモリモジュール
は、前記バスに対して共通接続点を介して接続され、更
に、前記バスの共通接続点の近傍には、前記複数のメモ
リモジュールを選択的に接続状態にするスイッチ回路が
設けられており、前記バスは前記スイッチ回路を介して
各メモリモジュールに分岐されていることを特徴とする
半導体メモリ装置が得られる。ここで、上記したバス
は、通常、データバスであり、更に、スイッチ回路から
前記各メモリモジュールを見たときのインピーダンス
は、前記スイッチ回路から前記メモリコントローラを見
たときのインピーダンスと実質的に等しくなるように、
構成されている。また、スイッチ回路は、ＦＥＴによっ
て構成されていることが望ましい。
【００１３】
【発明の実施の形態】図１を参照すると、本発明の一実
施の形態に係る半導体メモリ装置１０の実体的な構成が
示されており、図２には、その等価回路図が示されてい
る。図１に示されているように、半導体メモリ装置１０
は、マザーボード１１、マザーボード１１に配置された
メモリコントローラ（チップセット）１２、及び、マザ
ーボード１１上に取り付けられた２つのメモリモジュー
ル１３ａ及び１３ｂとを有している。図示された両メモ
リモジュール１３ａ、１３ｂの一表面には、メモリユニ
ット１４ａ、１４ｂが搭載されており、また、各メモリ
モジュール１３ａ、１３ｂはマザーボード１１上に設け
られたコネクタ１５によりマザーボード１１に取り付け
られている。
施の形態に係る半導体メモリ装置１０の実体的な構成が
示されており、図２には、その等価回路図が示されてい
る。図１に示されているように、半導体メモリ装置１０
は、マザーボード１１、マザーボード１１に配置された
メモリコントローラ（チップセット）１２、及び、マザ
ーボード１１上に取り付けられた２つのメモリモジュー
ル１３ａ及び１３ｂとを有している。図示された両メモ
リモジュール１３ａ、１３ｂの一表面には、メモリユニ
ット１４ａ、１４ｂが搭載されており、また、各メモリ
モジュール１３ａ、１３ｂはマザーボード１１上に設け
られたコネクタ１５によりマザーボード１１に取り付け
られている。
【００１４】一方、各メモリモジュール１３ａ、１３ｂ
上のメモリユニット１４ａ、１４ｂとメモリコントロー
ラ１２とは、データバス１６により電気的に接続されて
いる。図示されているように、データバス１６は、マザ
ーボード１１上に布線された部分（以下、マザーボード
部分と呼ぶ）１７ａ、１７ｂとメモリモジュール１３上
に布線された部分（以下、モジュール部分と呼ぶ）１８
ａ、１８ｂとに区分することができる。ここで、各モジ
ュール部分１８ａ、１８ｂはコネクタ１５を介してマザ
ーボード部分１７ａ、１７ｂに電気的に接続されてい
る。換言すれば、データバス１６の各モジュール部分１
８ａ、１８ｂはマザーボード部分１７ａ、１７ｂから分
岐されており、また、メモリモジュール１３ｂに接続さ
れたマザーボード部分１７ｂ及びモジュール部分１８ｂ
は、データバス１７ａとの共通接続点１９から分岐され
ているものとして考えても良い。
上のメモリユニット１４ａ、１４ｂとメモリコントロー
ラ１２とは、データバス１６により電気的に接続されて
いる。図示されているように、データバス１６は、マザ
ーボード１１上に布線された部分（以下、マザーボード
部分と呼ぶ）１７ａ、１７ｂとメモリモジュール１３上
に布線された部分（以下、モジュール部分と呼ぶ）１８
ａ、１８ｂとに区分することができる。ここで、各モジ
ュール部分１８ａ、１８ｂはコネクタ１５を介してマザ
ーボード部分１７ａ、１７ｂに電気的に接続されてい
る。換言すれば、データバス１６の各モジュール部分１
８ａ、１８ｂはマザーボード部分１７ａ、１７ｂから分
岐されており、また、メモリモジュール１３ｂに接続さ
れたマザーボード部分１７ｂ及びモジュール部分１８ｂ
は、データバス１７ａとの共通接続点１９から分岐され
ているものとして考えても良い。
【００１５】更に、図示された半導体メモリ装置１０
は、データバス１６のマザーボード部分１７ａと、マザ
ーボード部分１７ｂとの共通接続点１９の近傍に、スイ
ッチ回路２０を備えている。また、この例では、スイッ
チ回路２０は図示されているように、マザーボード１１
上に直接取り付けられている。この構成によって、デー
タバス１６は、スイッチ回路２０によって、メモリモジ
ュール１３ａに接続されたモジュール部分１８ａと、メ
モリモジュール１３ｂ接続用のマザーボード部分１７ｂ
及びモジュール部分１８ｂとに分岐されていることが分
かる。
は、データバス１６のマザーボード部分１７ａと、マザ
ーボード部分１７ｂとの共通接続点１９の近傍に、スイ
ッチ回路２０を備えている。また、この例では、スイッ
チ回路２０は図示されているように、マザーボード１１
上に直接取り付けられている。この構成によって、デー
タバス１６は、スイッチ回路２０によって、メモリモジ
ュール１３ａに接続されたモジュール部分１８ａと、メ
モリモジュール１３ｂ接続用のマザーボード部分１７ｂ
及びモジュール部分１８ｂとに分岐されていることが分
かる。
【００１６】図２には、図1に示された半導体メモリ装
置１０の等価回路が示されており、図１に示された部分
と対応する部分は同一の参照番号にダッシュをつけてあ
らわされている。等価回路では、データバス１６’は実
質的に分布定数線路として動作するため円筒形状によっ
てあらわされている。この例では、メモリコントローラ
１２’とスイッチ回路２０’との間のデータバス１６’
の長さ、即ち、マザーボード部分１７ａ’の長さを６７
ｍｍとし、スイッチ回路２０’とモジュール部分１７
ｂ’間のデータバス１６’の長さ、即ち、マザーボード
部分１７ｂ’の長さを１０ｍｍとしている。更に、図２
に示された例では、各モジュール部分１８ａ’及び１８
ｂ’の長さを２０ｍｍとしている。尚、各メモリモジュ
ール１３ａ’及び１３ｂ’はそれぞれコネクタ１５’を
介して、スイッチ回路２０’及びマザーボード部分１
７’にそれぞれ接続され、図示された各メモリモジュー
ル１３ａ’、１３ｂ’はメモリユニット１４ａ’、１４
ｂ’と終端抵抗によって特徴付けられている。
置１０の等価回路が示されており、図１に示された部分
と対応する部分は同一の参照番号にダッシュをつけてあ
らわされている。等価回路では、データバス１６’は実
質的に分布定数線路として動作するため円筒形状によっ
てあらわされている。この例では、メモリコントローラ
１２’とスイッチ回路２０’との間のデータバス１６’
の長さ、即ち、マザーボード部分１７ａ’の長さを６７
ｍｍとし、スイッチ回路２０’とモジュール部分１７
ｂ’間のデータバス１６’の長さ、即ち、マザーボード
部分１７ｂ’の長さを１０ｍｍとしている。更に、図２
に示された例では、各モジュール部分１８ａ’及び１８
ｂ’の長さを２０ｍｍとしている。尚、各メモリモジュ
ール１３ａ’及び１３ｂ’はそれぞれコネクタ１５’を
介して、スイッチ回路２０’及びマザーボード部分１
７’にそれぞれ接続され、図示された各メモリモジュー
ル１３ａ’、１３ｂ’はメモリユニット１４ａ’、１４
ｂ’と終端抵抗によって特徴付けられている。
【００１７】ここで、データバス１６’の抵抗は実質的
にゼロとして扱うことができるから、分布定数線路とし
てのデータバス１６’のインピーダンスは、キャパシタ
ンス及びインダクタンスによって定まる特性インピーダ
ンスによってあらわすことができる。また、各メモリモ
ジュール１３ａ’、１３ｂ’のメモリユニット１４
ａ’、１４ｂ’は特性インピーダンスと等しいインピー
ダンス（ここでは、５０Ωの抵抗）によって終端されて
いる。更に、スイッチ回路２０’からメモリコントロー
ラ１２’を見たときのインビーダンスも、スイッチ回路
２０’から各メモリモジュール１３ａ’又は１３ｂ’を
見たときのインピーダンスに等しくなるように、各回路
定数が設定されており、また、メモリコントローラ１
２’も特性インピーダンスと等しくなるように、終端さ
れているものとする。
にゼロとして扱うことができるから、分布定数線路とし
てのデータバス１６’のインピーダンスは、キャパシタ
ンス及びインダクタンスによって定まる特性インピーダ
ンスによってあらわすことができる。また、各メモリモ
ジュール１３ａ’、１３ｂ’のメモリユニット１４
ａ’、１４ｂ’は特性インピーダンスと等しいインピー
ダンス（ここでは、５０Ωの抵抗）によって終端されて
いる。更に、スイッチ回路２０’からメモリコントロー
ラ１２’を見たときのインビーダンスも、スイッチ回路
２０’から各メモリモジュール１３ａ’又は１３ｂ’を
見たときのインピーダンスに等しくなるように、各回路
定数が設定されており、また、メモリコントローラ１
２’も特性インピーダンスと等しくなるように、終端さ
れているものとする。
【００１８】この構成によれば、スイッチ回路２０’に
よって選択されたメモリモジュール１３ａ’又は１３
ｂ’からの反射を無視できる程度まで少なくすることが
できる。即ち、メモリモジュール１３ａ’又は１３ｂ’
が選択された状態で、メモリコントローラ１２’からデ
ータの書込動作が行われる場合、各メモリモジュール１
３ａ’又は１３ｂ’は特性インピーダンスによって終端
されているため、これらメモリモジュールからの反射を
実質上無くすことができる。
よって選択されたメモリモジュール１３ａ’又は１３
ｂ’からの反射を無視できる程度まで少なくすることが
できる。即ち、メモリモジュール１３ａ’又は１３ｂ’
が選択された状態で、メモリコントローラ１２’からデ
ータの書込動作が行われる場合、各メモリモジュール１
３ａ’又は１３ｂ’は特性インピーダンスによって終端
されているため、これらメモリモジュールからの反射を
実質上無くすことができる。
【００１９】一方、各メモリモジュール１３ａ’又は１
３ｂ’からデータを読出す場合にも、メモリコントロー
ラ１２’も特性インピーダンスによって終端されている
ため、データは無反射でメモリコントローラ１２’に供
給されることになり、転送速度が速くなっても正確に所
望のデバイスにデータを反射による悪影響無しで供給す
ることができる。
３ｂ’からデータを読出す場合にも、メモリコントロー
ラ１２’も特性インピーダンスによって終端されている
ため、データは無反射でメモリコントローラ１２’に供
給されることになり、転送速度が速くなっても正確に所
望のデバイスにデータを反射による悪影響無しで供給す
ることができる。
【００２０】図示されたスイッチ回路２０’は、メモリ
モジュール１３ａ’をデータバス１６’に接続する第１
のスイッチ２１と、メモリモジュール１３ｂ’をデータ
バス１６’に接続する第２のスイッチ２２とを有してお
り、各スイッチ２１及び２２はＦＥＴによって構成され
ると共に制御信号線２３を介してメモリコントローラ１
２’に接続されている。第１のスイッチ２１及び第２の
スイッチ２２は同一の回路上に構成されて良いし、或い
は、個別のスイッチ素子によって構成されても良い。
モジュール１３ａ’をデータバス１６’に接続する第１
のスイッチ２１と、メモリモジュール１３ｂ’をデータ
バス１６’に接続する第２のスイッチ２２とを有してお
り、各スイッチ２１及び２２はＦＥＴによって構成され
ると共に制御信号線２３を介してメモリコントローラ１
２’に接続されている。第１のスイッチ２１及び第２の
スイッチ２２は同一の回路上に構成されて良いし、或い
は、個別のスイッチ素子によって構成されても良い。
【００２１】更に図２を参照すると、メモリコントロー
ラ１２’からは、制御信号線２３を通してモジュール選
択信号ＭＳがスイッチ回路２０’に与えられ、このモジ
ュール選択信号ＭＳによって各メモリモジュール１３
ａ’及び１３ｂ’はメモリコントローラ１２’に選択的
に接続される。即ち、メモリモジュール１３ａ’又は１
３ｂ’の一方がメモリコントローラ１２’に接続されて
いる間、他方のメモリモジュール１３ａ’又は１３ｂ’
はデータバス１６’から切り離された状態にある。この
結果、図示された例では、メモリコントローラ１２’
と、メモリモジュール１３ａ’及び１３ｂ’とが、ポイ
ントツーポイントで接続されることになる。
ラ１２’からは、制御信号線２３を通してモジュール選
択信号ＭＳがスイッチ回路２０’に与えられ、このモジ
ュール選択信号ＭＳによって各メモリモジュール１３
ａ’及び１３ｂ’はメモリコントローラ１２’に選択的
に接続される。即ち、メモリモジュール１３ａ’又は１
３ｂ’の一方がメモリコントローラ１２’に接続されて
いる間、他方のメモリモジュール１３ａ’又は１３ｂ’
はデータバス１６’から切り離された状態にある。この
結果、図示された例では、メモリコントローラ１２’
と、メモリモジュール１３ａ’及び１３ｂ’とが、ポイ
ントツーポイントで接続されることになる。
【００２２】尚、図示された例では、図面を簡略化する
ために、一本のデータバス１６’だけを示しているが、
通常、データバス１６’は８本又は１６本単位で、複数
束、例えば、８束配線されているから、スイッチ回路２
０’は、各データバス１６’毎に設けられることは言う
までもない。
ために、一本のデータバス１６’だけを示しているが、
通常、データバス１６’は８本又は１６本単位で、複数
束、例えば、８束配線されているから、スイッチ回路２
０’は、各データバス１６’毎に設けられることは言う
までもない。
【００２３】図３を参照すると、スイッチ回路２０’に
設けられるスイッチ２１又は２２の具体的な回路例が示
されている。図示されているように、ＮＭＯＳトランジ
スタ３１とＰＭＯＳトランジスタ３２とが互いに並列に
接続され、マザーボード部分１７ａ’と１７ｂ’との間
に接続されており、両トランジスタ３１、３２のゲート
には、制御信号ＭＳが与えられている。図示された制御
信号ＭＳとして、互いに相補的な極性を有する電圧が与
えられている。具体的に言えば、ＮＭＯＳトランジスタ
３１のゲートに接地電位が与えられている場合には、Ｐ
ＭＯＳトランジスタ３２のゲートに１.８ボルトの電位
が与えられている。一方、ＮＭＯＳトランジスタ３１の
ゲートに１.８ボルトの電位が与えられているときに
は、ＰＭＯＳトランジスタ３２のゲートには接地電位が
与えられている。したがって、図示されたスイッチに前
述した制御信号ＭＳが与えられている状態では、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ３１及び３２の双方が開い
た状態になり、この結果、データバス１６’を通して送
受されるデータは正確にメモリコントローラ１２’又は
メモリモジュール１３ａ’、１３ｂ’に伝達される。
設けられるスイッチ２１又は２２の具体的な回路例が示
されている。図示されているように、ＮＭＯＳトランジ
スタ３１とＰＭＯＳトランジスタ３２とが互いに並列に
接続され、マザーボード部分１７ａ’と１７ｂ’との間
に接続されており、両トランジスタ３１、３２のゲート
には、制御信号ＭＳが与えられている。図示された制御
信号ＭＳとして、互いに相補的な極性を有する電圧が与
えられている。具体的に言えば、ＮＭＯＳトランジスタ
３１のゲートに接地電位が与えられている場合には、Ｐ
ＭＯＳトランジスタ３２のゲートに１.８ボルトの電位
が与えられている。一方、ＮＭＯＳトランジスタ３１の
ゲートに１.８ボルトの電位が与えられているときに
は、ＰＭＯＳトランジスタ３２のゲートには接地電位が
与えられている。したがって、図示されたスイッチに前
述した制御信号ＭＳが与えられている状態では、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ３１及び３２の双方が開い
た状態になり、この結果、データバス１６’を通して送
受されるデータは正確にメモリコントローラ１２’又は
メモリモジュール１３ａ’、１３ｂ’に伝達される。
【００２４】図４を参照すると、本発明の一実施形態に
係る半導体メモリ装置に使用されるメモリコントローラ
１２’は、データバス１６’にデータを送出するデータ
送出部４１、各メモリモジュール１３ａ’又は１３ｂ’
からのデータを受信するデータ受信部４２、及び、制御
信号ＭＳを発生する制御信号発生器４３とを備えてい
る。この例では、データ送出部４１は１.８ボルトのパ
ルスを発生するものとし、一方、制御信号発生器４３
は、図示しない上位装置から与えられるアドレス信号か
ら、読出／書込を行うべきメモリモジュールを判別し、
読出／書込の対象となるメモリモジュールに対して制御
信号ＭＳを供給し、対象となるメモリモジュールのスイ
ッチ回路２０’におけるスイッチだけをオンにする。
係る半導体メモリ装置に使用されるメモリコントローラ
１２’は、データバス１６’にデータを送出するデータ
送出部４１、各メモリモジュール１３ａ’又は１３ｂ’
からのデータを受信するデータ受信部４２、及び、制御
信号ＭＳを発生する制御信号発生器４３とを備えてい
る。この例では、データ送出部４１は１.８ボルトのパ
ルスを発生するものとし、一方、制御信号発生器４３
は、図示しない上位装置から与えられるアドレス信号か
ら、読出／書込を行うべきメモリモジュールを判別し、
読出／書込の対象となるメモリモジュールに対して制御
信号ＭＳを供給し、対象となるメモリモジュールのスイ
ッチ回路２０’におけるスイッチだけをオンにする。
【００２５】この結果、制御信号ＭＳによって選択され
ないメモリモジュールはメモリコントローラ１２’から
切り離され、選択されたメモリモジュールだけがメモリ
コントローラ１２’に接続された状態になり、データの
読出／書込は、当該メモリモジュールとの間だけで行わ
れる。
ないメモリモジュールはメモリコントローラ１２’から
切り離され、選択されたメモリモジュールだけがメモリ
コントローラ１２’に接続された状態になり、データの
読出／書込は、当該メモリモジュールとの間だけで行わ
れる。
【００２６】図５を参照すると、本発明の他の実施形態
に係る半導体メモリ装置を示す図であり、この実施形態
では、３個のメモリモジュール１３ａ’、１３ｂ’、１
３ｃ’がデータバス１６’の共通接続点近傍に設けられ
たスイッチ回路２０ａによって選択される点以外、図２
に示された半導体メモリ装置と同様である。この結果、
各メモリモジュール１３ａ’、１３ｂ’、１３ｃ’は制
御信号ＭＳによって選択的にメモリコントローラ１２’
に接続される。この場合、各メモリモジュール１３
ａ’、１３ｂ’、１３ｃ’、及び、メモリコントローラ
１２’を特性インピーダンスに等しいインピーダンスに
よって終端することにより、図２の場合と同様に反射に
よる影響を軽減でき、信号品質を保つことができる。
に係る半導体メモリ装置を示す図であり、この実施形態
では、３個のメモリモジュール１３ａ’、１３ｂ’、１
３ｃ’がデータバス１６’の共通接続点近傍に設けられ
たスイッチ回路２０ａによって選択される点以外、図２
に示された半導体メモリ装置と同様である。この結果、
各メモリモジュール１３ａ’、１３ｂ’、１３ｃ’は制
御信号ＭＳによって選択的にメモリコントローラ１２’
に接続される。この場合、各メモリモジュール１３
ａ’、１３ｂ’、１３ｃ’、及び、メモリコントローラ
１２’を特性インピーダンスに等しいインピーダンスに
よって終端することにより、図２の場合と同様に反射に
よる影響を軽減でき、信号品質を保つことができる。
【００２７】
【発明の効果】本発明によれば、データバスに接続され
た複数のメモリモジュールを備えた半導体メモリ装置に
おいて、複数のメモリモジュールのデータバスに共通に
接続される点の近傍にスイッチ回路を設け、当該スイッ
チ回路によってメモリモジュールを選択的にアクセスす
る構成が得られ、この構成により、各メモリモジュール
からの信号の反射による信号品質の低下を防止でき、高
速動作可能な半導体メモリ装置を実現できる。
た複数のメモリモジュールを備えた半導体メモリ装置に
おいて、複数のメモリモジュールのデータバスに共通に
接続される点の近傍にスイッチ回路を設け、当該スイッ
チ回路によってメモリモジュールを選択的にアクセスす
る構成が得られ、この構成により、各メモリモジュール
からの信号の反射による信号品質の低下を防止でき、高
速動作可能な半導体メモリ装置を実現できる。
【図１】本発明の一実施形態に係る半導体メモリ装置の
構成を実態的に説明するための側面図である。
構成を実態的に説明するための側面図である。
【図２】図１に示された半導体メモリ装置の回路構成を
示す等価回路図である。
示す等価回路図である。
【図３】図２に示されるスイッチ回路を具体的に説明す
るための回路図である。
るための回路図である。
【図４】図２に示された半導体メモリ装置に使用される
メモリコントローラを説明するブロック図である。
メモリコントローラを説明するブロック図である。
【図５】本発明の他の実施形態に係る半導体メモリ装置
を示す概念図である。
を示す概念図である。
１０ 半導
体メモリ装置 １１ マザ
ーボード １２、１２’ メモ
リコントローラ １３ａ、１３ｂ、１３ａ’、１３ｂ’、１３ｃ’ メ
モリモジュール １４ａ、１４ｂ、１４ａ’、１４ｂ’ メ
モリユニット １５、１５’ コ
ネクタ １６、１６’ デ
ータバス １７ａ、１７ｂ、１７ａ’、１７ｂ’ デ
ータバスのマザーボード部分 １８ａ、１８ｂ、１８ａ’、１８ｂ’ デ
ータバスのモジュール部分 １９ コ
ネクタ ２０、２０’ ス
イッチ回路 ２３ 制
御信号線 ３１ Ｎ
ＭＯＳトランジスタ ３２ Ｐ
ＭＯＳトランジスタ ４１ デ
ータ送出部 ４２ デ
ータ受信部 ４３ 制
御信号発生部
体メモリ装置 １１ マザ
ーボード １２、１２’ メモ
リコントローラ １３ａ、１３ｂ、１３ａ’、１３ｂ’、１３ｃ’ メ
モリモジュール １４ａ、１４ｂ、１４ａ’、１４ｂ’ メ
モリユニット １５、１５’ コ
ネクタ １６、１６’ デ
ータバス １７ａ、１７ｂ、１７ａ’、１７ｂ’ デ
ータバスのマザーボード部分 １８ａ、１８ｂ、１８ａ’、１８ｂ’ デ
ータバスのモジュール部分 １９ コ
ネクタ ２０、２０’ ス
イッチ回路 ２３ 制
御信号線 ３１ Ｎ
ＭＯＳトランジスタ ３２ Ｐ
ＭＯＳトランジスタ ４１ デ
ータ送出部 ４２ デ
ータ受信部 ４３ 制
御信号発生部
Claims (7)
- 【請求項１】 複数のメモリモジュール、当該メモリモ
ジュールを制御するメモリコントローラ、及び、前記メ
モリモジュールとメモリコントローラとを接続するバス
を備えた半導体メモリ装置において、前記複数のメモリ
モジュールは、前記バスに対して共通接続点を介して接
続され、更に、前記バスの共通接続点の近傍には、前記
複数のメモリモジュールを選択的に接続状態にするスイ
ッチ回路が設けられており、前記バスは前記スイッチ回
路を介して各メモリモジュールに分岐されていることを
特徴とする半導体メモリ装置。 - 【請求項２】 請求項１において、前記スイッチ回路か
ら前記各メモリモジュールを見たときのインピーダンス
は、前記スイッチ回路から前記メモリコントローラを見
たときのインピーダンスと実質的に等しくなるように、
構成されていることを特徴とする半導体メモリ装置。 - 【請求項３】 請求項１又は２において、前記スイッチ
回路は、ＦＥＴによって構成されていることを特徴とす
る半導体メモリ装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、前記
バスはデータバスであることを特徴とする半導体メモリ
装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、前記
メモリモジュールは２つであることを特徴とする半導体
メモリ装置。 - 【請求項６】 請求項２において、前記各メモリモジュ
ールは、前記データバスの特性インピーダンスと実質的
に等しいインピーダンスによって終端されていることを
特徴とする半導体メモリ装置。 - 【請求項７】 請求項６において、前記メモリコントロ
ーラは、前記データバスの特性インピーダンスと実質的
に等しいインピーダンスによって終端されていることを
特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364724A JP2003167839A (ja) | 2001-11-29 | 2001-11-29 | 半導体メモリ装置 |
| US10/304,853 US20030146434A1 (en) | 2001-11-29 | 2002-11-27 | Semiconductor memory device |
| KR10-2002-0075392A KR100533561B1 (ko) | 2001-11-29 | 2002-11-29 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364724A JP2003167839A (ja) | 2001-11-29 | 2001-11-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003167839A true JP2003167839A (ja) | 2003-06-13 |
Family
ID=19174864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364724A Pending JP2003167839A (ja) | 2001-11-29 | 2001-11-29 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030146434A1 (ja) |
| JP (1) | JP2003167839A (ja) |
| KR (1) | KR100533561B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323269A (ja) * | 2006-05-31 | 2007-12-13 | Kyocera Mita Corp | データ書込制御装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101302495B1 (ko) * | 2006-10-10 | 2013-09-02 | 엘지디스플레이 주식회사 | 표시장치 제조용 셀 이송 장비 제어 장치 |
| TW200901042A (en) * | 2007-06-23 | 2009-01-01 | Jmicron Technology Corp | Storage device and circuit element switching method thereof |
| US20110047318A1 (en) * | 2009-08-19 | 2011-02-24 | Dmitroca Robert W | Reducing capacitive load in a large memory array |
| WO2018055768A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122355A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | インタフエ−ス回路の終端方式 |
| JPH07160381A (ja) * | 1993-12-10 | 1995-06-23 | Hitachi Ltd | 高速データ伝送システム |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| US6011710A (en) * | 1997-10-30 | 2000-01-04 | Hewlett-Packard Company | Capacitance reducing memory system, device and method |
| US6349051B1 (en) * | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6467018B1 (en) * | 1999-01-04 | 2002-10-15 | International Business Machines Corporation | Method and apparatus for addressing individual banks of DRAMs on a memory card |
| US6530033B1 (en) * | 1999-10-28 | 2003-03-04 | Hewlett-Packard Company | Radial arm memory bus for a high availability computer system |
| TW530248B (en) * | 2000-08-09 | 2003-05-01 | Hitachi Ltd | Data transmission system of directional coupling type using forward wave and reflective wave |
| US6934785B2 (en) * | 2000-12-22 | 2005-08-23 | Micron Technology, Inc. | High speed interface with looped bus |
| US6662136B2 (en) * | 2001-04-10 | 2003-12-09 | International Business Machines Corporation | Digital temperature sensor (DTS) system to monitor temperature in a memory subsystem |
-
2001
- 2001-11-29 JP JP2001364724A patent/JP2003167839A/ja active Pending
-
2002
- 2002-11-27 US US10/304,853 patent/US20030146434A1/en not_active Abandoned
- 2002-11-29 KR KR10-2002-0075392A patent/KR100533561B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323269A (ja) * | 2006-05-31 | 2007-12-13 | Kyocera Mita Corp | データ書込制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030146434A1 (en) | 2003-08-07 |
| KR100533561B1 (ko) | 2005-12-06 |
| KR20030044879A (ko) | 2003-06-09 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041025 |
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