JP2003123475A - プロセッサをメモリ素子と接続する装置及びメモリ素子 - Google Patents
プロセッサをメモリ素子と接続する装置及びメモリ素子Info
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Abstract
(57)【要約】
【課題】 高いデータ率とＥＭＶ−問題性を付加的なコ
ストを回避するように１つのアプリケーション内で解決
する。 【解決手段】 プロセッサとプロセッサの外部に配置さ
れたメモリ素子とを有する装置及びメモリ素子をプロセ
ッサと接続する装置であって，その場合にプロセッサと
メモリ素子はアドレス線及び／又はデータ線を介して接
続されており，その場合にアドレス線及び／又はデータ
線は，各々，差分構造，特にＬＶＤＳと，アース及び電
圧に対して接続するトランジスタを備えた構造，特にＳ
ＳＴＬとを組み合わせる，好適な送信機と受信機とを備
えた構造内に形成されている。
ストを回避するように１つのアプリケーション内で解決
する。 【解決手段】 プロセッサとプロセッサの外部に配置さ
れたメモリ素子とを有する装置及びメモリ素子をプロセ
ッサと接続する装置であって，その場合にプロセッサと
メモリ素子はアドレス線及び／又はデータ線を介して接
続されており，その場合にアドレス線及び／又はデータ
線は，各々，差分構造，特にＬＶＤＳと，アース及び電
圧に対して接続するトランジスタを備えた構造，特にＳ
ＳＴＬとを組み合わせる，好適な送信機と受信機とを備
えた構造内に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は，プロセッサとプロ
セッサの外部に配置されたメモリ素子とを有する装置，
プロセッサをメモリ素子と接続する装置及びメモリ素子
に関する。
セッサの外部に配置されたメモリ素子とを有する装置，
プロセッサをメモリ素子と接続する装置及びメモリ素子
に関する。
【０００２】
【従来の技術】特に車両の駆動シーケンスを制御するた
めの制御装置が知られている。これは，例えばエンジン
制御，ブレーキ制御，トランスミッション制御などのた
めの制御装置である。制御装置内に含まれているデジタ
ル部品は，内部メモリを有するプロセッサあるいはコン
ピュータ以外に，外部メモリも有しており，それら外部
メモリは導体プレート及び／又は導体レーンを介してコ
ンピュータあるいはプロセッサと接続される。
めの制御装置が知られている。これは，例えばエンジン
制御，ブレーキ制御，トランスミッション制御などのた
めの制御装置である。制御装置内に含まれているデジタ
ル部品は，内部メモリを有するプロセッサあるいはコン
ピュータ以外に，外部メモリも有しており，それら外部
メモリは導体プレート及び／又は導体レーンを介してコ
ンピュータあるいはプロセッサと接続される。
【０００３】プロセッサ内での外部メモリとの結合は，
通常，導体プレートを介して，あるいは導体レーンを介
して行われる。かかる導体プレートの接続は，当然なが
ら，結合の作動周波数の制限を意味する。これは，容量
負荷も誘導負荷も意味しているからである。したがっ
て，コンピュータと外部メモリの接続の能力（特に伝送
率）は，各制御に関して，システムの全体的な能力に直
接の影響を有する。
通常，導体プレートを介して，あるいは導体レーンを介
して行われる。かかる導体プレートの接続は，当然なが
ら，結合の作動周波数の制限を意味する。これは，容量
負荷も誘導負荷も意味しているからである。したがっ
て，コンピュータと外部メモリの接続の能力（特に伝送
率）は，各制御に関して，システムの全体的な能力に直
接の影響を有する。
【０００４】近年においては，能力を向上させるため
に，ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
どの接続構造が既知であり，このＳＤＲＡＭにより高周
波数化が可能であるが，当然ながら上記重大な制限を伴
う。これらの接続における他の問題は，コンピュータと
メモリの間の比較的長い距離のために開発されたもので
あるので，所定の限界においてより高い周波数に達する
ことができないことである。
に，ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
どの接続構造が既知であり，このＳＤＲＡＭにより高周
波数化が可能であるが，当然ながら上記重大な制限を伴
う。これらの接続における他の問題は，コンピュータと
メモリの間の比較的長い距離のために開発されたもので
あるので，所定の限界においてより高い周波数に達する
ことができないことである。
【０００５】コンピュータと外部メモリとの間の接続の
クロック周波数をさらに高めることを期待させるのは，
上記ＳＤＲＡＭ上にセットされるＤＤＲＲＡＭ（Ｄｏｕ
ｂｌｅ Ｄａｔａ Ｒａｔｅ ＲＡＭ）などの技術と，
ＲＤＲＡＭ（ＲａｍｂｕｓＤＲＡＭ）又はＤＲＤＲＡＭ
（Ｄｉｒｅｃｔ Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ ＲＡ
Ｍ）などのラムバステクノロジーである。
クロック周波数をさらに高めることを期待させるのは，
上記ＳＤＲＡＭ上にセットされるＤＤＲＲＡＭ（Ｄｏｕ
ｂｌｅ Ｄａｔａ Ｒａｔｅ ＲＡＭ）などの技術と，
ＲＤＲＡＭ（ＲａｍｂｕｓＤＲＡＭ）又はＤＲＤＲＡＭ
（Ｄｉｒｅｃｔ Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ ＲＡ
Ｍ）などのラムバステクノロジーである。
【０００６】接続周波数を高める場合に発生する他の問
題は，例えば法律的な要請を遵守し，かつ信号の好まし
くない結合を防止するためには，高いクロック周波数に
よる電磁信号（又はエネルギ）の放射（又は結合）に対
して十分なシールドを施さなければならず，設計に多額
のコストが必要となる。
題は，例えば法律的な要請を遵守し，かつ信号の好まし
くない結合を防止するためには，高いクロック周波数に
よる電磁信号（又はエネルギ）の放射（又は結合）に対
して十分なシールドを施さなければならず，設計に多額
のコストが必要となる。
【０００７】即ち，ＤＲＡＭメモリモジュールとＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
の間のデータ伝送速度を上昇させるために，ＳＳＴＬ
（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌ
ｏｇｉｃ）によってＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃ
ｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｍｍｉｔｅｅ）−基準が形成された。ＳＳＴＬにお
いては，速度は伝送導線（例えばバスのインピーダンス
適合）によって上昇される。これは，インピーダンス適
合によって，ＬＶＴＴＬ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔ
ｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）のような従来の低電圧方法を使用した場合に発生さ
れる反射波が減少されるからである。
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
の間のデータ伝送速度を上昇させるために，ＳＳＴＬ
（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌ
ｏｇｉｃ）によってＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃ
ｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｍｍｉｔｅｅ）−基準が形成された。ＳＳＴＬにお
いては，速度は伝送導線（例えばバスのインピーダンス
適合）によって上昇される。これは，インピーダンス適
合によって，ＬＶＴＴＬ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔ
ｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）のような従来の低電圧方法を使用した場合に発生さ
れる反射波が減少されるからである。
【０００８】したがって，ＳＳＴＬ−インターフェイス
は，当然ながら，同時に高いＥＭＶ−放射（Ｅｌｅｋｔ
ｒｏ−Ｍａｇｎｅｔｉｓｈｅ Ｖｅｒｔｒａｅｇｌｉｃ
ｈｋｅｉｔ／電磁的両立性）においてであるが，高いデ
ータ率を提供する。したがって，ＤＲＡＭにおいては，
ＳＳＴＬ−基準によって，非ディフェレンシャルのバス
インターフェイスが定められ，高いデータ率を実現する
が，同時に高いＥＭＶともなる。
は，当然ながら，同時に高いＥＭＶ−放射（Ｅｌｅｋｔ
ｒｏ−Ｍａｇｎｅｔｉｓｈｅ Ｖｅｒｔｒａｅｇｌｉｃ
ｈｋｅｉｔ／電磁的両立性）においてであるが，高いデ
ータ率を提供する。したがって，ＤＲＡＭにおいては，
ＳＳＴＬ−基準によって，非ディフェレンシャルのバス
インターフェイスが定められ，高いデータ率を実現する
が，同時に高いＥＭＶともなる。
【０００９】即ち，従来技術はどの視点においても，最
適な結果を提供できないことが明らかにされている。
適な結果を提供できないことが明らかにされている。
【００１０】また，他の技術分野においては，機器をコ
ンピュータへ接続するためのＰｏｉｎｔ−ｔｏ−Ｐｏｉ
ｎｔ−接続としてバスあるいはバスシステムが知られて
おり，ＬＶＤＳ−構造（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉ
ｆｆｅｒｅｎｃｉａｌ Ｓｉｇｎａｌ）で示されてい
る。このＬＶＤＳ−構造は，ＡＮＳＩ／ＴＩＡ／ＥＩＡ
−６４４に基づく基準として規格化され，かつ知られて
いる。この基準によれば，ＬＶＤＳは，例えばコンピュ
ータと付属のモニタとの間の通信接続として使用され
る。
ンピュータへ接続するためのＰｏｉｎｔ−ｔｏ−Ｐｏｉ
ｎｔ−接続としてバスあるいはバスシステムが知られて
おり，ＬＶＤＳ−構造（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉ
ｆｆｅｒｅｎｃｉａｌ Ｓｉｇｎａｌ）で示されてい
る。このＬＶＤＳ−構造は，ＡＮＳＩ／ＴＩＡ／ＥＩＡ
−６４４に基づく基準として規格化され，かつ知られて
いる。この基準によれば，ＬＶＤＳは，例えばコンピュ
ータと付属のモニタとの間の通信接続として使用され
る。
【００１１】さらに，ＩＥＥＥ−基準Ｐ１５９６．３−
１５９５は，上記ＬＶＤＳをマルチプロセッサシステム
内のプロセッサ間の通信接続として定め，その場合に同
様にＰｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ−接続は，半二重駆
動において双方向でも示されている。
１５９５は，上記ＬＶＤＳをマルチプロセッサシステム
内のプロセッサ間の通信接続として定め，その場合に同
様にＰｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ−接続は，半二重駆
動において双方向でも示されている。
【００１２】
【発明が解決しようとする課題】したがって，本発明の
目的は，一方で可能な限り高い能力を得ることであり，
他方ではＥＭＶ−問題性（特に放射）を考慮することに
より機器内の放射及び／又は結合あるいはＥＭＶ−問題
を減少させるために発生する付加的なコストを回避する
ことである。
目的は，一方で可能な限り高い能力を得ることであり，
他方ではＥＭＶ−問題性（特に放射）を考慮することに
より機器内の放射及び／又は結合あるいはＥＭＶ−問題
を減少させるために発生する付加的なコストを回避する
ことである。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点においては，好ましくは，アド
レス線及び／又はデータ線を介してプロセッサと接続可
能なメモリ素子が提案され，そのメモリ素子はプロセッ
サの外部に配置されており，その場合に好ましくはアド
レス線及び／又はデータ線は，各々，差分構造（例えば
ＬＶＤＳ−構造）とアースと電圧を切り替えるトランジ
スタを具備する構造（例えばＳＳＴＬ−構造）とを組み
合わせる好適な送信機と受信機とを備えた構造内に形成
されており，その場合にメモリ素子側の送信機と受信機
は，メモリ素子内に一体化されている。
め，本発明の第１の観点においては，好ましくは，アド
レス線及び／又はデータ線を介してプロセッサと接続可
能なメモリ素子が提案され，そのメモリ素子はプロセッ
サの外部に配置されており，その場合に好ましくはアド
レス線及び／又はデータ線は，各々，差分構造（例えば
ＬＶＤＳ−構造）とアースと電圧を切り替えるトランジ
スタを具備する構造（例えばＳＳＴＬ−構造）とを組み
合わせる好適な送信機と受信機とを備えた構造内に形成
されており，その場合にメモリ素子側の送信機と受信機
は，メモリ素子内に一体化されている。
【００１４】上記記載の発明では，２つのインターフェ
イス機能を，組み合わされた切換え技術あるいは組み合
わされた構造の１つのバスインターフェイス内に実装さ
れる。したがって，各々の使用において，電磁信号の放
射及び／又は結合に関するＥＭＶ−率（ＥＭＶ−問題
性）を受け入れることができるので，ＳＳＴＬ−機能を
使用するか，あるいはＥＭＶ−問題性に関して差分構造
によって好ましいことにより少ないＥＭＶ−問題性（あ
るいはＥＭＶ−率）しか生じないので，ＬＶＤＳ−機能
を使用しなければならないかを，決定することができ
る。したがって，この実現によって，１つの構造によっ
て一方では高いデータ率が，そして他方では低い，ある
いは好ましいＥＭＶが実現できる。従ってＥＭＶ−放射
あるいは結合を減少させるための付加的なコストを大幅
に回避することができる。従って，本発明によれば，上
記２つの視点（即ち，高いデータ率とＥＭＶ−問題性）
を１つのアプリケーション内で考慮する解決が得られ
る。
イス機能を，組み合わされた切換え技術あるいは組み合
わされた構造の１つのバスインターフェイス内に実装さ
れる。したがって，各々の使用において，電磁信号の放
射及び／又は結合に関するＥＭＶ−率（ＥＭＶ−問題
性）を受け入れることができるので，ＳＳＴＬ−機能を
使用するか，あるいはＥＭＶ−問題性に関して差分構造
によって好ましいことにより少ないＥＭＶ−問題性（あ
るいはＥＭＶ−率）しか生じないので，ＬＶＤＳ−機能
を使用しなければならないかを，決定することができ
る。したがって，この実現によって，１つの構造によっ
て一方では高いデータ率が，そして他方では低い，ある
いは好ましいＥＭＶが実現できる。従ってＥＭＶ−放射
あるいは結合を減少させるための付加的なコストを大幅
に回避することができる。従って，本発明によれば，上
記２つの視点（即ち，高いデータ率とＥＭＶ−問題性）
を１つのアプリケーション内で考慮する解決が得られ
る。
【００１５】同様に，プロセッサとプロセッサの外部に
配置されたメモリ素子とを具備する装置及びプロセッサ
をメモリ素子と接続する装置が提案され，その場合にプ
ロセッサとメモリ素子はアドレス線及び／又はデータ線
を介して接続されており，その場合に好ましくはアドレ
ス線及び／又はデータ線は，各々，ＬＶＤＳ−とＳＳＴ
Ｌ−を組み合わせる，好適な送信機と受信機とを備えた
構造内に形成されている。
配置されたメモリ素子とを具備する装置及びプロセッサ
をメモリ素子と接続する装置が提案され，その場合にプ
ロセッサとメモリ素子はアドレス線及び／又はデータ線
を介して接続されており，その場合に好ましくはアドレ
ス線及び／又はデータ線は，各々，ＬＶＤＳ−とＳＳＴ
Ｌ−を組み合わせる，好適な送信機と受信機とを備えた
構造内に形成されている。
【００１６】メモリ素子及び装置の好ましい形態におい
ては，データ線のみが，ＬＶＤＳ−とＳＳＴＬ−を組み
合わせる構造内に形成されている。
ては，データ線のみが，ＬＶＤＳ−とＳＳＴＬ−を組み
合わせる構造内に形成されている。
【００１７】メモリ素子あるいは装置の他の好ましい形
態においては，任意の数のアドレス線及び／又はデータ
線が，ＬＶＤＳ−とＳＳＴＬ−を組み合わせる構造内に
ビット線として形成されている。
態においては，任意の数のアドレス線及び／又はデータ
線が，ＬＶＤＳ−とＳＳＴＬ−を組み合わせる構造内に
ビット線として形成されている。
【００１８】好ましい形態においては，ＬＶＤＳ−及び
ＳＳＴＬ−を組み合わせる構造は，構造のＬＶＤＳ機能
とＳＳＴＬ−機能との間で少なくとも１つの切換え手段
の駆動によって切り換えを行うことができるように形成
されている。
ＳＳＴＬ−を組み合わせる構造は，構造のＬＶＤＳ機能
とＳＳＴＬ−機能との間で少なくとも１つの切換え手段
の駆動によって切り換えを行うことができるように形成
されている。
【００１９】その場合に好ましい形態においては，少な
くとも１つの切換え手段はトランジスタとして形成され
ており，その場合にトランジスタはＳＳＴＬ−機能のた
めには，同時に供給電圧源Ｖｃｃとして用いられる。
くとも１つの切換え手段はトランジスタとして形成され
ており，その場合にトランジスタはＳＳＴＬ−機能のた
めには，同時に供給電圧源Ｖｃｃとして用いられる。
【００２０】他の好ましい形態においては，ＬＶＤＳ−
機能とＳＳＴＬ−機能との間で切り換えるために，少な
くとも２つの切換え手段が駆動され，その場合に少なく
とも２つの切換え手段（例えばトランジスタ）の１つ
は，ＬＶＤＳ−機能のための電流源として用いられる。
機能とＳＳＴＬ−機能との間で切り換えるために，少な
くとも２つの切換え手段が駆動され，その場合に少なく
とも２つの切換え手段（例えばトランジスタ）の１つ
は，ＬＶＤＳ−機能のための電流源として用いられる。
【００２１】他の好ましい形態においては，ＬＶＤＳ−
機能とＳＳＴＬ−機能との間を切り換えるために用いら
れる，切換え手段は，多数の制御端子を備えたトランジ
スタとして形成されており，その場合にＬＶＤＳ−機能
を実現するためには，全ての制御端子はアクティブにさ
れない。
機能とＳＳＴＬ−機能との間を切り換えるために用いら
れる，切換え手段は，多数の制御端子を備えたトランジ
スタとして形成されており，その場合にＬＶＤＳ−機能
を実現するためには，全ての制御端子はアクティブにさ
れない。
【００２２】即ち，好ましくは，ＬＶＤＳ−とＳＳＴＬ
−とを組み合わせる構造内で，ＳＳＴＬ−機能のための
ビット線として２本のアドレス線及び／又はデータ線が
提供され，それらは切り換えられた状態においてＬＶＤ
Ｓ−機能のために利用可能である。
−とを組み合わせる構造内で，ＳＳＴＬ−機能のための
ビット線として２本のアドレス線及び／又はデータ線が
提供され，それらは切り換えられた状態においてＬＶＤ
Ｓ−機能のために利用可能である。
【００２３】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明の好適な実施の形態について詳細に説明する。な
お，本明細書及び図面において，実質的に同一の機能構
成を有する構成要素については，同一の符号を付するこ
とにより重複説明を省略する。
本発明の好適な実施の形態について詳細に説明する。な
お，本明細書及び図面において，実質的に同一の機能構
成を有する構成要素については，同一の符号を付するこ
とにより重複説明を省略する。
【００２４】（第１の実施の形態）まず，図１〜図３に
基づいて，本実施形態にかかるＳＳＴＬ−構造とＬＶＤ
Ｓ−構造とを説明する。なお，図１（ａ）は，本実施形
態にかかるトランジスタＴＳＳＴＬ１とトランジスタＴ
ＳＳＴＬ２を有するＳＳＴＬ−構造のインターフェイス
の主要な部分を示している。また，図１（ｂ）は，本実
施形態にかかる低電圧差分構造（ＬＶＤＳ）−テクノロ
ジーにおける構造を示している。
基づいて，本実施形態にかかるＳＳＴＬ−構造とＬＶＤ
Ｓ−構造とを説明する。なお，図１（ａ）は，本実施形
態にかかるトランジスタＴＳＳＴＬ１とトランジスタＴ
ＳＳＴＬ２を有するＳＳＴＬ−構造のインターフェイス
の主要な部分を示している。また，図１（ｂ）は，本実
施形態にかかる低電圧差分構造（ＬＶＤＳ）−テクノロ
ジーにおける構造を示している。
【００２５】まず，図１（ａ）に示すように，本実施形
態にかかるトランジスタＴＳＳＴＬ１とトランジスタＴ
ＳＳＴＬ２を有するＳＳＴＬ−構造のインターフェイス
は，信号Ｓを供給される。ＴＳＳＴＬ１は，ＴＳＳＴＬ
２に対して反転された信号を受け取る。２つのトランジ
スタＴＳＳＴＬ１及びＴＳＳＴＬ２は，供給電圧ＶＣＣ
とアースＶＧＮＤ（アース電位）との間で互いに接続さ
れている。出力ＤｏｕｔＳＳＴＬは，各々所望のビット
信号に従って，トランジスタによってＶＣＣ又はレベル
１（又はハイレベル），あるいはＶＧＮＤ（又はローレ
ベル）に接続される。
態にかかるトランジスタＴＳＳＴＬ１とトランジスタＴ
ＳＳＴＬ２を有するＳＳＴＬ−構造のインターフェイス
は，信号Ｓを供給される。ＴＳＳＴＬ１は，ＴＳＳＴＬ
２に対して反転された信号を受け取る。２つのトランジ
スタＴＳＳＴＬ１及びＴＳＳＴＬ２は，供給電圧ＶＣＣ
とアースＶＧＮＤ（アース電位）との間で互いに接続さ
れている。出力ＤｏｕｔＳＳＴＬは，各々所望のビット
信号に従って，トランジスタによってＶＣＣ又はレベル
１（又はハイレベル），あるいはＶＧＮＤ（又はローレ
ベル）に接続される。
【００２６】また，図１（ｂ）に示すように，本実施形
態にかかる低電圧差分構造（ＬＶＤＳ）−テクノロジー
における構造の中には，４つの切り換え手段（例えばト
ランジスタＴＬＶＤＳ１，ＴｌＶＤＳ２，ＴＬＶＤＳ３
及びＴＬＶＤＳ４）を有する。ＴＬＶＤＳ１，ＴＬＶＤ
Ｓ２は互いに接続されており，その接続点において導線
ＤｏｕｔＬＶＤＳ２が接続されている。同様に，ＴＬＶ
ＤＳ３とＴＬＶＤＳ４は互いに接続されており，この接
続点において導線ＤｏｕｔＬＶＤＳ１が接続されてい
る。かかるＤｏｕｔＬＶＤＳ１は，素子（例えば抵抗）
Ｒ１を介して素子１０１と接続されており，同様に，Ｄ
ｏｕｔＬＶＤＳ２は素子（例えば抵抗）Ｒ２を介して，
同様に素子１０１と接続されている。
態にかかる低電圧差分構造（ＬＶＤＳ）−テクノロジー
における構造の中には，４つの切り換え手段（例えばト
ランジスタＴＬＶＤＳ１，ＴｌＶＤＳ２，ＴＬＶＤＳ３
及びＴＬＶＤＳ４）を有する。ＴＬＶＤＳ１，ＴＬＶＤ
Ｓ２は互いに接続されており，その接続点において導線
ＤｏｕｔＬＶＤＳ２が接続されている。同様に，ＴＬＶ
ＤＳ３とＴＬＶＤＳ４は互いに接続されており，この接
続点において導線ＤｏｕｔＬＶＤＳ１が接続されてい
る。かかるＤｏｕｔＬＶＤＳ１は，素子（例えば抵抗）
Ｒ１を介して素子１０１と接続されており，同様に，Ｄ
ｏｕｔＬＶＤＳ２は素子（例えば抵抗）Ｒ２を介して，
同様に素子１０１と接続されている。
【００２７】トランジスタＴＬＶＤＳ１及びＴＬＶＤＳ
３は，共通の接続端を有しており，かかる接続端は，ハ
イレベル電圧Ｖｈｉｇｈ（ＶＨ）と接続されている。こ
のとき，別途に配線をされたトランジスタＴＲに該当す
る制御手段１００が設けられている。
３は，共通の接続端を有しており，かかる接続端は，ハ
イレベル電圧Ｖｈｉｇｈ（ＶＨ）と接続されている。こ
のとき，別途に配線をされたトランジスタＴＲに該当す
る制御手段１００が設けられている。
【００２８】トランジスタＴＲは，ＬＶＤＳに従って２
つの電流路（ＴＬＶＤＳ１，ＴＬＶＤＳ４とＴＬＶＤＳ
３，ＴＬＶＤＳ２）のために各々等しい電流を供給する
ことにより，素子１０１（特に抵抗Ｒ）において等しい
電圧降下を発生させるために電流源として接続されてい
る。ＴＬＶＤＳ１を介して接続が形成される場合には，
電圧はＤｏｕｔＬＶＤＳ２上のＲ２，Ｒ，ＤｏｕｔＬＶ
Ｄ１上のＲ１，及びＴＬＶＤ４を介してＶＬに降下す
る。このように方向付けされたＲを介しての電圧降下Δ
Ｕは，論理レベル０のために評価することができ，これ
はΔＵ０（Ｒ）に相当する。
つの電流路（ＴＬＶＤＳ１，ＴＬＶＤＳ４とＴＬＶＤＳ
３，ＴＬＶＤＳ２）のために各々等しい電流を供給する
ことにより，素子１０１（特に抵抗Ｒ）において等しい
電圧降下を発生させるために電流源として接続されてい
る。ＴＬＶＤＳ１を介して接続が形成される場合には，
電圧はＤｏｕｔＬＶＤＳ２上のＲ２，Ｒ，ＤｏｕｔＬＶ
Ｄ１上のＲ１，及びＴＬＶＤ４を介してＶＬに降下す
る。このように方向付けされたＲを介しての電圧降下Δ
Ｕは，論理レベル０のために評価することができ，これ
はΔＵ０（Ｒ）に相当する。
【００２９】一方，ＴＬＶＤＳ３を介して接続が得られ
ると，それは方向として以下のことを意味する。電圧
は，ＴＬＶＤＳ３，ＤｏｕｔＬＶＤＳ１上のＲ１，Ｒ，
及びＤｏｕｔＬＶＤＳ２上のＲ２を介してＶＬに降下す
る。これは，上記Ｒを介しての電圧降下ΔＵに対して逆
方向の電圧降下であり，論理レベル１あるいはビット信
号１のために評価することができ，これはΔＵ１（Ｒ）
に相当する。
ると，それは方向として以下のことを意味する。電圧
は，ＴＬＶＤＳ３，ＤｏｕｔＬＶＤＳ１上のＲ１，Ｒ，
及びＤｏｕｔＬＶＤＳ２上のＲ２を介してＶＬに降下す
る。これは，上記Ｒを介しての電圧降下ΔＵに対して逆
方向の電圧降下であり，論理レベル１あるいはビット信
号１のために評価することができ，これはΔＵ１（Ｒ）
に相当する。
【００３０】次に，図２に基づいて，本実施形態にかか
るＳＴＴＬ−機能とＬＶＤＳ−機能とを組合わせた装置
の構成について説明する。なお，図２は，本実施形態に
かかるＳＴＴＬ−機能とＬＶＤＳ−機能とを組合わせた
装置の構成を示す回路図である。
るＳＴＴＬ−機能とＬＶＤＳ−機能とを組合わせた装置
の構成について説明する。なお，図２は，本実施形態に
かかるＳＴＴＬ−機能とＬＶＤＳ−機能とを組合わせた
装置の構成を示す回路図である。
【００３１】図２に示すように，コンピュータ（又はプ
ロセッサ）２０１及びメモリ２００は，各種導線２０２
〜２１５を介して互いに接続されている。まず，制御信
号導線２０２〜２０４は，例えばアドレスＡＤＳ，読取
り−書込み−情報ＲＤ／ＷＲ，少なくとも１つのチップ
セレクト信号ＣＳを有する。これらのバス制御信号は，
今日のメモリ接続において使用される制御信号に相当す
る。
ロセッサ）２０１及びメモリ２００は，各種導線２０２
〜２１５を介して互いに接続されている。まず，制御信
号導線２０２〜２０４は，例えばアドレスＡＤＳ，読取
り−書込み−情報ＲＤ／ＷＲ，少なくとも１つのチップ
セレクト信号ＣＳを有する。これらのバス制御信号は，
今日のメモリ接続において使用される制御信号に相当す
る。
【００３２】コンピュータ２０１あるいはメモリ２００
における各々の入力あるいは出力は，クロック信号導線
２０５，２０６を介して行われ，各々，クロックアウト
（ＣＬＫＯＵＴ）とクロックイン（ＣＬＫＩＮ）で示さ
れている。このとき，メモリ２００の端子クロックイン
（ＣＬＫＩＮ）及びクロックアウト（ＣＬＫＯＵＴ）
は，ビットずれのクロックスキューを除去するために使
用される。また，アース導線Ｇ（Ｇｒｏｕｎｄ）２０７
は，シールドとして使用することができる。
における各々の入力あるいは出力は，クロック信号導線
２０５，２０６を介して行われ，各々，クロックアウト
（ＣＬＫＯＵＴ）とクロックイン（ＣＬＫＩＮ）で示さ
れている。このとき，メモリ２００の端子クロックイン
（ＣＬＫＩＮ）及びクロックアウト（ＣＬＫＯＵＴ）
は，ビットずれのクロックスキューを除去するために使
用される。また，アース導線Ｇ（Ｇｒｏｕｎｄ）２０７
は，シールドとして使用することができる。
【００３３】８本のビットダブル導線（データ線）２０
８〜２１５は，各々，後述の図３に示す送信機と受信機
とを有する伝送区間（あるいは選択された幾つか）に相
当することができる。８本のデータ線は，後述する図３
に示すＳＳＴＬ−とＬＶＤＳ−の組合せ構造あるいはイ
ンターフェイスによって形成され，多重化された８−ビ
ット−アドレスバスを示すことができる。したがって，
本実施形態においては，差分信号表示するために，ＳＳ
ＴＬ−機能のために１６本のビット線が提供され，ＬＶ
ＤＳ−機能のために８本のダブル導線が提供される。
８〜２１５は，各々，後述の図３に示す送信機と受信機
とを有する伝送区間（あるいは選択された幾つか）に相
当することができる。８本のデータ線は，後述する図３
に示すＳＳＴＬ−とＬＶＤＳ−の組合せ構造あるいはイ
ンターフェイスによって形成され，多重化された８−ビ
ット−アドレスバスを示すことができる。したがって，
本実施形態においては，差分信号表示するために，ＳＳ
ＴＬ−機能のために１６本のビット線が提供され，ＬＶ
ＤＳ−機能のために８本のダブル導線が提供される。
【００３４】本実施形態においては，上記例の８本又は
１６本のビット線を例に説明するがかかる例には限定さ
れない。他の任意の数のビット線も，同様に採用するこ
とができる。
１６本のビット線を例に説明するがかかる例には限定さ
れない。他の任意の数のビット線も，同様に採用するこ
とができる。
【００３５】アドレス情報も，同様に，バス（又はバス
インターフェイス）を介して伝送することができるの
で，バスインターフェイスのためのピンカウント，ある
いはバス自体の能力を向上させることができる。同様
に，ＥＭＶ−問題のあるシステムにおいては，切換によ
って，その問題を最小限に抑えることができる。
インターフェイス）を介して伝送することができるの
で，バスインターフェイスのためのピンカウント，ある
いはバス自体の能力を向上させることができる。同様
に，ＥＭＶ−問題のあるシステムにおいては，切換によ
って，その問題を最小限に抑えることができる。
【００３６】図２に示す構造においては，送信機と受信
機は，後述する図３に示すＤｏｕｔ１とＤｏｕｔ２の間
に選択的に終端抵抗を有する，ＳＳＴＬ−構造とＬＶＤ
Ｓ−構造との組合せ構造に従って，各々，好適にメモリ
内に統合され，それに応じた相手片がコンピュータある
いはプロセッサ内に統合される。
機は，後述する図３に示すＤｏｕｔ１とＤｏｕｔ２の間
に選択的に終端抵抗を有する，ＳＳＴＬ−構造とＬＶＤ
Ｓ−構造との組合せ構造に従って，各々，好適にメモリ
内に統合され，それに応じた相手片がコンピュータある
いはプロセッサ内に統合される。
【００３７】次に，図３に基づいて，本実施形態にかか
る，組み合わされたＳＳＴＬ−構造とＬＶＤＳ−構造を
説明する。なお，図３は，本実施形態にかかる，組み合
わされたＳＳＴＬ−構造とＬＶＤＳ−構造を示す回路図
である。なお，本実施形態においては，切換え手段Ｔ１
〜Ｔ６は，例えばスイッチ又はトランジスタＴ１〜Ｔ６
として示しているが，切換え手段の普遍妥当性が否定さ
れることはない。
る，組み合わされたＳＳＴＬ−構造とＬＶＤＳ−構造を
説明する。なお，図３は，本実施形態にかかる，組み合
わされたＳＳＴＬ−構造とＬＶＤＳ−構造を示す回路図
である。なお，本実施形態においては，切換え手段Ｔ１
〜Ｔ６は，例えばスイッチ又はトランジスタＴ１〜Ｔ６
として示しているが，切換え手段の普遍妥当性が否定さ
れることはない。
【００３８】図３に示すように，トランジスタＴ１とＴ
３，及びＴ３とＴ５は，互いに接続されており，上記３
つのトランジスタのチェーンＴ１−Ｔ３−Ｔ５は，供給
電圧電位Ｖ１（ｈｉｇｈ）と低電位（例えばアース電
位）Ｖ０（ｌｏｗ）との間に接続されている。
３，及びＴ３とＴ５は，互いに接続されており，上記３
つのトランジスタのチェーンＴ１−Ｔ３−Ｔ５は，供給
電圧電位Ｖ１（ｈｉｇｈ）と低電位（例えばアース電
位）Ｖ０（ｌｏｗ）との間に接続されている。
【００３９】また，トランジスタＴ２とＴ４及びＴ４と
Ｔ６（Ｔ２−Ｔ４−Ｔ６）についても，同様であり，こ
れらは供給電圧電位Ｖ２（ｈｉｇｈ）と低電位（例えば
アース電位）Ｖ０（ｌｏｗ）との間に接続されている。
Ｔ６（Ｔ２−Ｔ４−Ｔ６）についても，同様であり，こ
れらは供給電圧電位Ｖ２（ｈｉｇｈ）と低電位（例えば
アース電位）Ｖ０（ｌｏｗ）との間に接続されている。
【００４０】Ｔ１とＴ３及びＴ２とＴ４の間の接続自体
は，接続点において互いに接続されている。本実施形態
においては，供給電圧電位Ｖ１とＶ２とは等しい例によ
り説明するが，互いに異なっても良い。
は，接続点において互いに接続されている。本実施形態
においては，供給電圧電位Ｖ１とＶ２とは等しい例によ
り説明するが，互いに異なっても良い。
【００４１】また，ＳＳＴＬ−とＬＶＤＳ−とを組み合
わせた構造におけるＬＶＤＳ−機能を利用するために，
トランジスタＴ１及びＴ２には，制御信号ＥＴ１，ＥＴ
２が供給される。ＬＶＤＳ−機能のためには，ＥＴ１が
ｌｏｗ（又は低電位）に接続され，ＥＴ２はｈｉｇｈ
（又は高電位）に接続される。このことにより，トラン
ジスタＴ３とＴ４及びＴ５とＴ６のために，導線Ｄｏｕ
ｔ１（Ｔ４とＴ６との間に接続される）及びＤｏｕｔ２
（Ｔ３とＴ５の間に接続される）を介して，ＬＶＤＳ−
機能性を得ることができる。
わせた構造におけるＬＶＤＳ−機能を利用するために，
トランジスタＴ１及びＴ２には，制御信号ＥＴ１，ＥＴ
２が供給される。ＬＶＤＳ−機能のためには，ＥＴ１が
ｌｏｗ（又は低電位）に接続され，ＥＴ２はｈｉｇｈ
（又は高電位）に接続される。このことにより，トラン
ジスタＴ３とＴ４及びＴ５とＴ６のために，導線Ｄｏｕ
ｔ１（Ｔ４とＴ６との間に接続される）及びＤｏｕｔ２
（Ｔ３とＴ５の間に接続される）を介して，ＬＶＤＳ−
機能性を得ることができる。
【００４２】ＳＳＴＬ−機能を実現するためには，ＥＴ
１はｈｉｇｈに接続され，ＥＴ２はｌｏｗに接続され，
好ましい方法でＴ２（極めて低抵抗であるために）をＶ
ＣＣ−源として，あるいは供給電圧源（Ｖ２−源）とし
て使用することができる。
１はｈｉｇｈに接続され，ＥＴ２はｌｏｗに接続され，
好ましい方法でＴ２（極めて低抵抗であるために）をＶ
ＣＣ−源として，あるいは供給電圧源（Ｖ２−源）とし
て使用することができる。
【００４３】ＳＳＴＬ−機能を使用する場合には，トラ
ンジスタＴ３，T５は，Ｄｏｕｔ２を介してＳＳＴＬ−
機能のためのビットを形成し，トランジスタＴ４，Ｔ６
は，Ｄｏｕｔ１を介してＳＳＴＬ−機能のためのビット
を形成する。
ンジスタＴ３，T５は，Ｄｏｕｔ２を介してＳＳＴＬ−
機能のためのビットを形成し，トランジスタＴ４，Ｔ６
は，Ｄｏｕｔ１を介してＳＳＴＬ−機能のためのビット
を形成する。
【００４４】トランジスタＴ１が，トランジスタＴ２よ
りも高抵抗に選択される場合には，トランジスタＴ１を
ＬＶＤＳ−機能のための電流源として使用することがで
きる。高電流と，それに伴って低抵抗のトランジスタＴ
２を有するＬＶＤＳ−機能を利用する際には，トランジ
スタＴ２は完全に省略することができる。
りも高抵抗に選択される場合には，トランジスタＴ１を
ＬＶＤＳ−機能のための電流源として使用することがで
きる。高電流と，それに伴って低抵抗のトランジスタＴ
２を有するＬＶＤＳ−機能を利用する際には，トランジ
スタＴ２は完全に省略することができる。
【００４５】特別な形態又は変形例は，トランジスタＴ
１が多数の制御端子を有する切換え手段，従ってＦＥＴ
−テクノロジー（電界効果トランジスタ）におけるゲー
ト又はバイポーラテクノロジーにおけるベースとして形
成されており，かつＬＶＤＳ−機能のために全ての制御
端子（例えばゲート）がアクティブにされない場合に，
得られる。このとき，上記と同様に，ＳＳＴＬ−及びＬ
ＶＤＳ−組合わせ構造としてのバスインターフェイス内
でＳＳＴＬ−機能とＬＶＤＳ−機能の一体化を満たすの
が好ましい。従って，一方では良好な電磁的両立性，他
方では使用における高いデータ伝送率という２つの視点
を考慮することができる。
１が多数の制御端子を有する切換え手段，従ってＦＥＴ
−テクノロジー（電界効果トランジスタ）におけるゲー
ト又はバイポーラテクノロジーにおけるベースとして形
成されており，かつＬＶＤＳ−機能のために全ての制御
端子（例えばゲート）がアクティブにされない場合に，
得られる。このとき，上記と同様に，ＳＳＴＬ−及びＬ
ＶＤＳ−組合わせ構造としてのバスインターフェイス内
でＳＳＴＬ−機能とＬＶＤＳ−機能の一体化を満たすの
が好ましい。従って，一方では良好な電磁的両立性，他
方では使用における高いデータ伝送率という２つの視点
を考慮することができる。
【００４６】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００４７】例えば，上記実施形態においては，ＬＶＤ
Ｓ及びＳＳＴＬを例に挙げて説明したが，かかる例には
限定されない。全てのディフェレンシャル及びシングル
エンドバスについても示されている。一般に各ディフェ
レンシャル構造，特にＬＶＤＳ及び電圧とアースを切り
替えるトランジスタを有する各構造，特にＳＳＴＬは，
効果的に使用することができる。
Ｓ及びＳＳＴＬを例に挙げて説明したが，かかる例には
限定されない。全てのディフェレンシャル及びシングル
エンドバスについても示されている。一般に各ディフェ
レンシャル構造，特にＬＶＤＳ及び電圧とアースを切り
替えるトランジスタを有する各構造，特にＳＳＴＬは，
効果的に使用することができる。
【００４８】
【発明の効果】各々の使用において，電磁信号の放射及
び／又は結合に関するＥＭＶ−率（ＥＭＶ−問題性）を
受け入れることができ，それに従ってＳＳＴＬ−機能を
使用するか，あるいはＥＭＶ−問題性に基づいて，差分
構造によって好ましいことにより少ないＥＭＶ−問題性
（あるいはＥＭＶ−率）しか生じないので，ＬＶＤＳ−
機能を使用しなければならないかを，決定することがで
きる。従ってこの実現によって，好ましい方法で，１つ
の構造によって一方では高いデータ率が実現され，そし
て他方では低い（あるいは好ましい）ＥＭＶが実現でき
る。従って，ＥＭＶ−放射（あるいは結合）を減少させ
るための付加的なコストを大幅に回避することができ
る。従って，本発明によれば，上記２つの視点（即ち，
高いデータ率とＥＭＶ−問題性）を１つのアプリケーシ
ョン内で解決することができる。
び／又は結合に関するＥＭＶ−率（ＥＭＶ−問題性）を
受け入れることができ，それに従ってＳＳＴＬ−機能を
使用するか，あるいはＥＭＶ−問題性に基づいて，差分
構造によって好ましいことにより少ないＥＭＶ−問題性
（あるいはＥＭＶ−率）しか生じないので，ＬＶＤＳ−
機能を使用しなければならないかを，決定することがで
きる。従ってこの実現によって，好ましい方法で，１つ
の構造によって一方では高いデータ率が実現され，そし
て他方では低い（あるいは好ましい）ＥＭＶが実現でき
る。従って，ＥＭＶ−放射（あるいは結合）を減少させ
るための付加的なコストを大幅に回避することができ
る。従って，本発明によれば，上記２つの視点（即ち，
高いデータ率とＥＭＶ−問題性）を１つのアプリケーシ
ョン内で解決することができる。
【図１】図１（ａ）は，第１の実施の形態にかかるＳＳ
ＴＬ−表示のバスインターフェイスの重要な素子を示す
回路図であり，図１（ｂ）は，第１の実施の形態にかか
るＬＶＤＳ−構造の回路図である。
ＴＬ−表示のバスインターフェイスの重要な素子を示す
回路図であり，図１（ｂ）は，第１の実施の形態にかか
るＬＶＤＳ−構造の回路図である。
【図２】第１の実施の形態にかかる外部メモリとコンピ
ュータ（又はプロセッサ）との接続を示すブロック図で
ある。
ュータ（又はプロセッサ）との接続を示すブロック図で
ある。
【図３】第１の実施の形態にかかるＳＳＴＬ機能とＬＶ
ＤＳ機能とを有するインターフェイスを実現するために
組み合わされた構造を示すブロックである。
ＤＳ機能とを有するインターフェイスを実現するために
組み合わされた構造を示すブロックである。
１０１ 素子
２００ メモリ
２０１ プロセッサ
２０２〜２０４ 制御信号導線
２０５，２０６ クロック信号導線
２０８〜２１５ ８本のビットダブル導線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J056 AA11 BB22 CC00 CC01 DD12
DD29 EE06 EE15 FF09 GG09
5M024 AA22 AA43 BB04 BB33 DD42
PP01 PP03
Claims (11)
- 【請求項１】 プロセッサの外部に配置され，アドレス
線及び／又はデータ線を介して前記プロセッサと接続可
能なメモリ素子であって，前記アドレス線あるいは前記
データ線のうち少なくとも一方は，各々，差分構造と，
アースと電圧を切り替えるトランジスタを具備する構造
とが組み合された送信機と受信機を有する組合せ構造内
に存在し，その場合に，前記メモリ素子側の前記送信機
及び前記受信機は，前記メモリ素子内に統合されてい
る，ことを特徴とするメモリ素子。 - 【請求項２】 前記データ線のみが，前記差分構造と，
前記アースと電圧とを切り替えるトランジスタを具備す
る構造との組合せ構造内に形成されている，ことを特徴
とする請求項１に記載のメモリ素子。 - 【請求項３】 任意の数のアドレス線及び／又はデータ
線が，前記差分構造と，前記アースと電圧とを切り替え
るトランジスタを具備する構造との組合せ構造内に，ビ
ット線として形成されている，ことを特徴とする請求項
１に記載のメモリ素子。 - 【請求項４】 プロセッサと，前記プロセッサの外部に
配置されたメモリ素子とを有し，その場合に前記プロセ
ッサと前記メモリ素子はアドレス線及び／又はデータ線
を介して接続されている装置において，前記アドレス線
あるいは前記データ線のうち少なくとも一方は，各々，
差分構造と，アースと電圧とを切り替えるトランジスタ
を具備する構造とが組み合された，送信機と受信機とを
有する組合せ構造内に形成されている，ことを特徴とす
る装置。 - 【請求項５】 アドレス線及び／又はデータ線と，送信
機と，受信機とを有し，プロセッサをメモリ素子に接続
する装置であって，前記アドレス線あるいは前記データ
線のうち少なくとも一方は，各々，差分構造と，アース
と電圧とを切り替えるトランジスタを具備する構造とが
組み合された，送信機と受信機とを有する組合せ構造内
に形成されている，ことを特徴とするプロセッサをメモ
リ素子と接続する装置。 - 【請求項６】 前記データ線のみが，差分構造，特にＬ
ＶＤＳと，アース及び電圧に対して接続するトランジス
タを備えた構造，特にＳＳＴＬとを組み合わせる構造内
に形成されている，ことを特徴とする請求項４又は５に
記載の装置。 - 【請求項７】 前記差分構造と，アースと電圧とを切り
替えるトランジスタを具備する構造とを組み合わせた構
造は，前記差分構造の差分機能と，前記アース及び電圧
に対して接続するトランジスタを備えた構造の機能との
間で，少なくとも１つの切換え手段によって切換え可能
に形成されていることを特徴とする請求項１，４あるい
は５項のうちいずれか１項に記載のメモリ素子又は装
置。 - 【請求項８】 前記少なくとも１つの切換え手段が，ト
ランジスタとして形成されていると共に，前記トランジ
スタは，前記アース及び電圧とを切り替えるトランジス
タを具備する構造の機能への供給電圧源として使用され
る，ことを特徴とする請求項７に記載の装置。 - 【請求項９】 前記差分機能と，前記アースと電圧とを
切り替えるトランジスタを具備する構造の機能との間で
切り換えるために，少なくとも２つの切換え手段が駆動
されると共に，前記少なくとも２つの切換え手段のうち
１つは，前記差分機能のための電流源として使用され
る，ことを特徴とする請求項７に記載の装置又はメモリ
素子。 - 【請求項１０】 前記切換え手段は，複数の制御端子を
具備するトランジスタとして形成されており，前記差分
機能のために，前記複数の制御端子の全てはアクティブ
にされない，ことを特徴とする請求項７に記載の装置。 - 【請求項１１】 前記差分構造と，前記アース及び電圧
とを切り替えるトランジスタを具備する構造との組合せ
構造内で，前記アース及び電圧とを切り替えるトランジ
スタを具備する構造の機能のためのビット線として，２
本のアドレス線及び／又はデータ線が提供される，こと
を特徴とする請求項１又は４又は５に記載のメモリ素子
又は装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10146722 | 2001-09-21 | ||
| DE10146722.2 | 2001-09-21 | ||
| DE10153530A DE10153530A1 (de) | 2001-09-21 | 2001-10-30 | Vorrichtung zur Verbindung eines Prozessors mit einem Speicherelement und Speicherelement |
| DE10153530.9 | 2001-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003123475A true JP2003123475A (ja) | 2003-04-25 |
Family
ID=26010203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002275528A Pending JP2003123475A (ja) | 2001-09-21 | 2002-09-20 | プロセッサをメモリ素子と接続する装置及びメモリ素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6774677B2 (ja) |
| JP (1) | JP2003123475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020527271A (ja) * | 2017-07-18 | 2020-09-03 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | スレーブコンピュータの初期プログラミング方法および装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618266B1 (ko) * | 2005-03-21 | 2006-09-01 | 주식회사 팬택 | Ｌｖｄｓ를 이용한 데이터 송수신 장치 및 그를 이용한휴대용 단말기 및 그 방법 |
| KR100780881B1 (ko) | 2006-12-12 | 2007-11-30 | 충북대학교 산학협력단 | 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로 |
| JP5598462B2 (ja) * | 2011-12-05 | 2014-10-01 | 株式会社デンソー | 信号送信回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472903B1 (en) * | 1999-01-08 | 2002-10-29 | Altera Corporation | Programmable logic device input/output architecture with power bus segmentation for multiple I/O standards |
-
2002
- 2002-09-20 JP JP2002275528A patent/JP2003123475A/ja active Pending
- 2002-09-23 US US10/252,946 patent/US6774677B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020527271A (ja) * | 2017-07-18 | 2020-09-03 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | スレーブコンピュータの初期プログラミング方法および装置 |
| US11200195B2 (en) | 2017-07-18 | 2021-12-14 | Robert Bosch Gmbh | Method and device for the initial programming of a secondary computer |
Also Published As
| Publication number | Publication date |
|---|---|
| US6774677B2 (en) | 2004-08-10 |
| US20030079111A1 (en) | 2003-04-24 |
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Legal Events
| Date | Code | Title | Description |
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