KR20020091821A - 신호수신회로, 반도체장치 및 시스템 - Google Patents

Abstract

본 발명은 신호수신회로, 반도체장치 및 시스템에 관한 것으로, 안정된 고속데이터전송과 레이아웃면적의 저감을 실현할 수 있는 신호전송기술을 제공한다.

고속데이터전송회로방식을 실현하기위한 시스템(반도체장치)으로, 정규신호송신기(1)와 수신앰프기동신호송신기(2)로 이루어지는 송신회로(3)와, 수신앰프(4)와 수신앰프기동신호수신기(5)로 이루어지는 수신회로(6)와, 이것들간에 접속된 정규신호선(7)과 수신앰프기동신호선(8) 등으로 구성되고, 정규신호송신기(1)는 정규신호의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와, VDD와 VSS간에서 정규신호선(7)이 기능하도록 제어하는 회로를 포함하고 또 수신앰프(4)는 용량과, 제어신호의 소정의 변화타이밍에 있어서 용량의 전압을 주입하여 이것에 기초한 신호를 출력하는 회로를 포함하고 초퍼형 콤퍼레이터로 이루어지며, 또한 정규신호선(7)은 싱글전송로로 구성되는 신호수신회로, 반도체장치 및 시스템이 제시된다.

Description

신호수신회로, 반도체장치 및 시스템{SIGNAL RECEPTION CURCUIT, SEMICONDUCTOR APPARATUS AND SYSTEM}

본 발명은 신호전송기술에 관한 것으로, 특히 고속 데이터전송회로방식에 적용하기에 효과적인 기술에 관한 것이다.

본 발명자가 검토한 바에 따르면, 신호전송에 관한 기술로서는 일본 특허공개 평6-78003호, 일본 특허공개 2000-244586호, 일본 특허공개 평7-44473호, 일본 특허공개 2000-49575호, 일본 특허공개 평10-327202호의 각 공보와 ISSCC 2000 / SESSION 24 / DRAM / PAPER WP24.6에 기재된 기술을 들 수 있다.

일본 특허공개 평6-78003호 공보는 디지털데이터를 아날로그데이터, 즉 전압데이터로 변환하여 송신하므로써 1클록에 대해 다량의 데이터를 전송할 수 있는 고속의 데이터전송방식을 제공하는 기술을 개시하고 있다.

일본 특허공개 2000-244586호 공보는 송신해야할 정보와 함께, 정보를 복조하기위해 참조된 참조신호를 송신하는 송신기(100)와 상기 정보 및 참조신호를 수신하는 수신기(200)를 구비하고, 참조신호는 다른 채널 또는 시분할 다중화하여 송신되는 데이터전송시스템을 개시하고 있다.

일본 특허공개 평7-44473호 공보는 송신쪽 회로에 있어서 각 출력구동회로가 입력된 신호에 따라 대응하는 신호선을 구동하고 기준전압 발생회로가 각 출력구동회로로부터의 신호전압과 소정의 전압관계가 있는 기준전압을 발생시켜 1개의 신호선으로 출력하고 수신쪽 회로에 있어서 각 전압비교기가 1개의 신호선에서의 기준전압과 대응하는 출력구동회로에 접속된 신호선으로부터의 신호전압을 비교하므로써 대응하는 출력구동회로에 입력된 신호를 재생하는 기술을 개시하고 있다.

일본 특허공개 2000-49575호 공보는 마스터(10)에서 슬레이브(20)로 클록신호를 전달하는 클록배선(101) 및 데이터신호를 전달하는 데이터배선(102)을 포함하고 슬레이브는 내부클록에서 평균전압치(Vref)를 생성하는 평균화회로(21)와 데이터배선(102)을 전파하여 입력된 데이터신호와 평균전압치(Vref)를 비교하여 내부데이터(24)를 출력하는 입력버퍼(22)를 갖는 인터페이스회로를 개시하고 있다.

일본 특허공개 평10-327202호 공보는 디지털방송용 수신기의 디지털출력단자로부터 병렬로 출력되는 데이터신호와 클록신호를 개별로 입력하는 디지털입력단자와, 상기 입력한 클록신호를 평균화한 레벨의 신호를 출력하는 평균화 회로와, 이 평균화회로의 출력을 기준레벨로 하여 상기 입력한 데이터신호를 레벨비교하는 제 1 콤퍼레이터를 구비하고, 이 제 1 콤퍼레이터에서 파형정형된 데이터신호를 추출하는 기술을 개시하고 있다.

ISSCC 2000 / SESSION 24 / DRAM / PAPER WP24.6은 데이터선(DataBus / DataBus#)위에 용량을 갖고 또 데이터선을 DataBus와 DataBus#의 페어선으로 하는 기술을 개시하고 있다.

그런데, 상기와 같은 일본 특허공개 평6-78003호, 일본 특허공개 2000-244586호, 일본 특허공개 평7-44473호, 일본 특허공개 2000-49575호, 일본 특허공개 평10-327202호의 각 공보와, ISSCC 2000 / SESSION 24 / DRAM / PAPER WP24.6에 기재된 기술에 관해 본 발명자가 검토한 결과, 이하와 같은 것이 명백해졌다. 상기 기술은 전부 다 전송신호의 전압변화방향을 타이밍신호에 따라 추출하는 것은 아니다.

또, 상보신호선(페어선)을 이용한 소진폭데이터전송방식에서는 1회의 데이터전송별로 「신호드라이브」 →「이퀄라이즈」를 행한다. 데이터를 전송하기 위한 실효적인 상보선상의 신호량은 수백mV이다. 본래 소진폭데이터전송을 행하는 배경에는 DRAM의 고기능화가 있다. 입출력 I / O폭(×1, ×4, ×8, ×16)과 동작모드(SD, DDR)의 결합선택과 DFT기능의 탑재 등으로 데이터버스의 부가(부하)용량이 커지고 데이터의 전송지연이 증대되는 것을 들 수 있다. 또 지연을 만회하기 위해 데이터를 보내는 드라이버의 사이즈를 보다 크게하므로써 스스로 부하용량을 증대시키는 부작용에 의해 지연저감을 도모할 수 없는 문제점이 있다.

또, 일반적인 상보신호를 이용한 소진폭데이터전송에서는 상기와 같이 1회의 데이터전송별로 상보선의 이퀄라이즈가 있다. 이 방식은 소진폭이고 또한 1회째와 2회째의 데이터전송간 이퀄라이즈를 없애고 2회째의 신호는 1회째의 신호 후에 겹친다. 데이터의 수신자는 신호진폭을 직렬콘덴서로 분리하고 1회째와 2회째의 데이터에 대응하는 2개의 앰프로 데이터를 주입한다. 또한 2회째와 3회째간에는 이퀄라이즈가 필요하다. 이 방식의 데이터전송속도의 효율을 나타내면 통상 「신호드라이브」→「이퀄라이즈」 →「신호드라이브」 →「이퀄라이즈」로 4단계가 필요하지만, 「신호드라이브」 →「신호드라이브」→「이퀄라이즈」의 3단계, 즉 4 / 3배의 고속화가 된다.

따라서, 상기와 같은 소진폭데이터전송의 대표적인 문제는 이하와 같은 것을들 수 있다.

(1) 상보선을 사용하므로 신호선이 2배 필요하고 일반적으로 레이아웃면적이 증대된다.

(2) 데이터의 수신쪽에서는 소진폭신호를 증폭하는 앰프와 그것을 기동하는 신호가 필요하지만, 고속인만큼 타이밍의 제어가 어려워진다.

(3) 데이터버스방식 중에는 데이터의 송신자(송신측)와 수신자(수신측)의 위치가 고정되어 있지 않은 것도 있다. 이러한 경우, 상기(2)의 변화하는 위치관계에 대해 최적의 타이밍을 제어하는 것은 더 어려워진다.

그래서 본 발명의 목적은 상기 (2)와 (3)의 과제에 착안하여 안정적이고 고속데이터전송을 실현할 수 있는 신호전송기술을 제공하는 데에 있다.

또, 본 발명의 다른 목적은 상기 (1)의 과제에 착안하여 레이아웃면적의 저감을 실현할 수 있는 신호전송기술을 제공하는 데에 있다.

본 발명의 상기 및 그 다른 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 알 수 있을 것이다.

본 출원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

본 발명은 상기 목적을 달성하기 위해 ① 데이터버스 등의 부하용량이 큰 신호의 전송속도를 높인다. ② 상보선을 이용하지 않고 신호선을 1개로 하므로써 레이아웃면적의 증가를 억제한다. ③ 데이터 송신쪽 송신기는 3치 레벨을 이용한 드라이버를 이용하고 데이터의 수신쪽 수신기에는 초퍼형 콤퍼레이터를 이용한다. ④송신쪽에서 데이터 송출과 동시에 전용선을 사용하여 수신기기동신호를 수신기로 보내고 데이터수수의 타이밍 정합성을 취한는 등의 방법을 채용하는 것이다.

즉, 본 발명에 따른 신호수신회로는 전송신호의 전압변화방향을 타이밍신호에 따라 추출하는 회로를 갖는 것이다. 또한 상기 신호수신회로는 반도체칩에 포함되고 상기 반도체칩은 상기 전송신호를 출력하는 신호송신회로와 상기 전송신호를 송신하는 신호선을 포함하는 것이고, 또 상기 신호수신회로는 반도체칩에 포함되고 상기 전송신호는 상기 반도체칩의 외부에서 부여되는 것이다.

또, 본 발명에 따른 반도체장치는 싱글전송로로 전송된 전송신호의 전압 변화방향을 타이밍신호에 따라 추출하는 회로를 갖는 것이다.

또, 본 발명에 따른 시스템은 데이터를 출력하는 제 1 단자와 타이밍신호를 출력하는 제 2 단자를 포함하는 제 1 회로와, 상기 제 1 단자에 접속된 제 3 단자와 상기 제 2 단자에 접속된 제 4 단자와 상기 제 3 단자와 상기 제 4 단자에 접속된 수신회로를 포함하는 제 2 회로와, 상기 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과, 상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하는 시스템으로 상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과, 상기 타이밍신호의 소정의 변화타이밍에 있어서의 상기 제 2 전극의 전압을 주입하는 회로를 포함하는 것이다. 또한, 상기 제 1 회로는 제 1 반도체칩에 포함되고 상기 제 2 회로는 제 2 반도체칩에 포함되거나 또는 상기 제 1 회로 및 상기 제 2 회로는 동일 반도체칩에 포함되는 것이다. 또 상기 제 1 배선은 싱글전송로로 하는 것이다. 또, 상기 제 1 회로는 상기 데이터의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와, 제 1 전위와 제 2 전위간에 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것이다. 또 상기 수신회로는 초퍼형 콤퍼레이터로 하는 것이다. 또 상기 제 1 배선은 복수로 이루어지고 상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어지는 것이다.

또, 본 발명에 따른 다른 시스템은 데이터를 출력하는 제 1 단자와 제어신호를 출력하는 제 2 단자를 포함하는 송신회로와, 상기 제 1 단자에 접속된 제 3 단자와 상기 제 2 단자에 접속된 제 4 단자와 상기 제 3 단자와 상기 제 4 단자에 접속되는 수신회로와, 상기 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과, 상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하는 시스템으로, 상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과, 상기 제어신호의 소정의 타이밍에 있어서의 상기 제 2 전극의 전압에 기초한 신호를 출력하는 회로를 포함하는 것이다.

또한, 상기 송신회로는 제 1 반도체칩에 포함되고 상기 수신회로는 제 2 반도체칩에 포함되거나 혹은 상기 송신회로 및 상기 수신회로는 동일한 반도체칩에 포함되는 것이다. 또, 상기 제 1 배선은 싱글전송로로 하는 것이다. 또, 상기 송신회로는 상기 데이터의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와, 제 1 전위와 제 2 전위간에서 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것이다. 또 상기 수신회로는 초퍼형 콤퍼레이터로 하는 것이다. 또, 상기 제 1 배선은 복수로 이루어지고 상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어지는 것이다.

또, 본 발명에 따른 다른 반도체장치는, 데이터를 출력하는 제 1 단자와 제어신호를 출력하는 제 2 단자를 포함하는 송신회로와, 상기 제 1 단자에 접속된 제 3 단자와 상기 제 2 단자에 접속된 제 4 단자와 상기 제 3 단자와 상기 제 4 단자에 접속된 수신회로와, 상기 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과, 상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하고 상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과 상기 제어신호의 소정 타이밍에 있어서의 상기 제 2 전극의 전압에 기초한 신호를 출력하는 회로를 포함하는 것이다. 또한 상기 제 1 배선은 싱글전송로로 한다. 또, 상기 송신회로는 상기 데이터의 레벨에 따라 특정 기간만큼 출력레벨을 변화시키는 회로와 제 1 전위와 제 2 전위간에 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것이다. 또, 상기 수신회로는 초퍼형 콤퍼레이터로 하는 것이다. 또 상기 제 1 배선은 복수로 이루어지고 상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어진다.

도 1 은 본 발명인 고속데이터전송회로방식을 실현하기위한 시스템을 도시하는 개략도이다.

도 2 는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치를 도시하는 개략도이다.

도 3 은 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 동작을 도시하는 파형도이다.

도 4 는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 다른 동작을 도시하는 파형도이다.

도 5 는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 또 다른 동작을 도시하는 파형도이다.

도 6 은 본 발명인 하나의 실시예의 반도체장치의 구성을 도시하는 구성도이다.

도 7 은 본 발명인 하나의 실시예의 반도체장치에 있어서, 도 6에 있어서의 수신앰프기동신호전송기 및 정규데이터송신기를 도시하는 회로도이다.

도 8 은 본 발명의 하나의 실시예의 반도체장치에 있어서, 도 6에 있어서의수신앰프기동신호수신기 및 수신앰프를 도시하는 회로도이다.

도 9 는 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 6에 있어서의 프리차지회로를 도시하는 회로도이다.

도 10 은 본 발명의 하나의 실시예인 반도체장치에 있어서 도 6에 대한 다른 구성을 도시하는 구성도이다.

도 11 은 본 발명의 하나의 실시예인 반도체장치에 있어서 도 6의 변형예를 도시하는 구성도이다.

도 12 는 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 11에 있어서의 프리차지회로를 도시하는 회로도이다.

도 13 은 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 11에 있어서의 수신앰프기동신호송신기 및 정규데이터송신기를 도시하는 회로도이다.

도 14 는 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 11에 대한 다른 구성을 도시하는 구성도이다.

도 15 는 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 11에 대한 다른 구성을 도시하는 구성도이다.

도 16 은 본 발명의 하나의 실시예인 반도체장치에 있어서, 도 11에 대한 또 다른 구성을 도시하는 구성도이다.

도 17 은 본 발명의 하나의 실시예인 반도체장치에 있어서, 수신앰프기동신호송신기 및 정규데이터송신기의 변형예를 도시하는 회로도이다.

도 18 은 본 발명의 하나의 실시예인 반도체장치에 있어서, 수신앰프의 변형예를 도시하는 회로도이다.

도 19 는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 변형예를 도시하는 개략도이다.

도 20 은 본 발명의 하나의 실시예인 다른 반도체장치를 도시하는 사시도이다.

도 21 은 본 발명의 하나의 실시예의 다른 반도체장치에 있어서, 전극의 접속부분을 도시하는 설명도이다.

도 22 는 본 발명의 하나의 실시예인 다른 반도체장치에 있어서, 전극이 실제로 접속된 상태를 도시하는 설명도이다.

도 23 은 본 발명의 하나의 실시예인 또다른 반도체장치를 도시하는 사시도이다.

도 24 는 본 발명의 하나의 실시예인 또다른 반도체장치에 있어서, 전극의 접속부분을 도시하는 설명도이다.

도 25 는 본 발명의 하나의 실시예인 또다른 반도체장치를 도시하는 배치도이다.

도 26 은 본 발명의 하나의 실시예인 또다른 반도체장치에 있어서, 고속버스방식을 도시하는 구성도이다.

도 27 은 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서, 중계기의 변형예를 도시하는 회로도이다.

도 28 은 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서, 중계기의다른 변형예를 도시하는 회로도이다.

도 29 는 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서, 클록분배계를 도시하는 배치도이다.

도 30 은 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서의 클록분배계에 있어서 레이턴시를 10으로 한 파이프라인구성을 도시하는 설명도이다.

도 31 은 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서의 클록분배계에 있어서 레이턴시를 1로 한 경우를 도시하는 구성도이다.

도 32 는 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서의 클록분배계에 있어서 도 31의 구성에 의한 동작을 도시하는 파형도이다.

도 33 은 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서의 클록분배계에 있어서, 레이턴시를 2로 한 경우를 도시하는 구성도이다.

도 34 는 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서 클록분배계에 있어서, FIFO를 도시하는 회로도이다.

도 35 는 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서 클록분배계에 있어서 도 34의 구성에 의한 동작을 도시하는 파형도이다.

<도면의 주요부분에 대한 부호의 설명>

1 : 정규신호송신기 2 : 수신앰프기동신호송신기

3 : 송신회로 4 : 수신앰프

5 : 수신앰프기동신호수신기 6 : 수신회로

7 : 정규신호선 8 : 수신앰프기동신호선

9, 10, 11, 12, 13, 16 : 스위치 14 : 콘덴서

15, 17, 18, 19 : 인버터 21 : 중계기

22 : 비동기플립 ·플롭 23 : 지연회로

31 : 상위칩 32 : 하위칩

33 : 납땜범프 41 : 상위칩

42 : 하위칩 43 : 와이어

51 : 버스트랜시버 61 : 클록분배기

62 : 플립 ·플롭 63 : 시스템클록동기플립 ·플롭

64 : FIFO 65, 66, 67, 68 : 플립 ·플롭

C1, C21 : 콘덴서 S31 ~ S36 : 스위치

TMT0 ~ TMT11 : 정규데이터송신기 RCV0, RCV1 : 수신앰프

TG : 타이밍제너레이터 CD0 ~ CD2 : 수신앰프기동신호송신기

CR0, CR1 : 수신앰프기동신호수신기 PRC : 프리차지회로

CG : 클록 제너레이터

TP1 ~ TP9, TP21 ~ TP25 : PMOS트랜지스터

TN1 ~ TN5, TN21 ~ TN36 : NMOS트랜지스터

IV1 ~ IV7, IV11, IV21 ~ IV28, IV31 ~ IV37 : 인버터

NOR1 ~ NOR3, NOR11, NOR21, NOR22 : NOR게이트

NAND1 ~ NAND3 : NAND게이트

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체도면에 있어서, 동일부재에는 동일부호를 부여하여 그 반복 설명은 생략한다.

도 1을 이용하여 본 발명인 고속데이터전송회로방식을 실현하기위한 시스템 일례의 개략을 설명한다. 도 1은 본 발명인 고속데이터전송회로방식을 실현하기위한 시스템을 도시하는 개략도이다.

본 발명인 고속데이터전송회로방식을 실현하기위한 시스템은 데이터를 출력하는 제 1 단자를 포함하는 정규신호송신기(1), 제어신호를 출력하는 제 2 단자를 포함하는 수신앰프기동신호송신기(2)로 이루어지는 송신회로(3)와, 이 송신회로(3)의 제 1 단자에 접속된 제 3 단자를 포함하는 수신앰프(4), 제 2 단자에 접속된 제 4 단자를 포함하는 수신앰프기동신호수신기(5)로 이루어지는 수신회로(6)와, 송신회로(3)의 제 1 단자와 수신회로(6)의 제 3 단자간에 접속된 제 1 배선인 정규신호(7)과, 송신회로(3)의 제 2 단자와 수신회로(6)의 제 4 단자간에 접속된 제 2 배선인 수신앰프기동신호선(8) 등으로 구성되어 있다.

송신회로(3)의 정규신호송신기(1)는 정규신호의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와, 제 1 전위와 제 2 전위간에 정규신호선(7)이 기능하도록 제어하는 회로를 포함하고, 도 1에 있어서는 정규신호선(7)을 전원전위(VDD)에 접속/비접속하는 스위치(9), 그라인드전위(VSS)에 접속/비접속하는 스위치(10), 이 전원전위(VDD)와 그라인드전위(VSS)의 중간 전위(VMD, 예를 들면 VMD = VDD/2)에 접속/비접속하는 스위치(11)로 나타내고 이들 스위치(9 ~ 11)로 나타낼 수 있는 기능구성으로 되어있다. 또 수신앰프기동신호송신기(2)는 수신앰프기동신호선(8)을 전원전위(VDD)에 접속/비접속하는 스위치(12), 그라인드전위(VSS)에 접속/비접속하는 스위치(13)로 나타내고, 이러한 스위치(12, 13)로 나타낼 수 있는 기능구성을 구비하고 있다.

수신회로(6)의 수신앰프(4)는 제 1 전극 및 제 2 전극을 갖는 용량과, 제어신호의 소정의 변화타이밍에 있어서의 용량의 제 2 전극 전압을 주입하고 이 전압에 기초한 신호를 출력하는 회로를 포함하고 초퍼형 콤퍼레이터로 이루어지며 도 1 에 있어서는 정규신호선(7)에 제 1 전극이 접속된 컨덴서(14), 이 콘덴서(14)의 제 2 전극에 접속된 반전증폭기인 인버터(15), 이 인버터(15)의 입력과 츨력을 접속/비접속하는 스위치(16), 인버터(15)에 접속된 인버터(17)로 나타내고 이들 구성요소로 나타낼 수 있는 기능구성으로 되어 있다. 또, 수신앰프기동신호수신기(5)는 반전증폭기인 인버터(18, 19)의 2단접속으로 나타내고 이러한 구성요소로 나타낼 수 있는 기능구성을 구비하고 있다.

정규신호선(7)은 싱글전송로로 이루어지고 배선부하용량이 큰 데이터버스 등이다. 수신앰프기동신호선(8)은 정규신호선(7)과 같은 부하가 가해지지 않고, 배선자체의 저항과 용량으로만 이루어지는 제어선이다.

송신쪽 송신회로(3)는 정규신호송신기(1)에서의 데이터송출과 동시에 수신앰프기동신호송신기(2)에 의해 수신앰프기동신호선(8)을 로레벨로 구동한다. 또, 정규신호선(7)은 통상 전원전위(VDD)와 그라인드전위(VSS)의 중간전위(VMD)이지만, 전송데이터가 하이레벨이면 수신앰프기동신호선(8)이 로레벨인 기간중에 VDD로, 로레벨이면 수신앰프기동신호선(8)이 로레벨인 기간중에 VSS로 각각 구동한다. 도 1의 예에서는 데이터가 하이(H) →하이(H) →로(L) →로(L) →하이(H)로 천이했을 때의 것이다. 이 때 정규신호송신기(1)는 VDD(H)/VMD(C) →VCC(H)/VMD(C) →VSS(L)/VMD(C) →VSS(L)/VMD(C) →VDD(H)/VMD(C)로 제어된다. 또 수신앰프기동신호송신기(2)에 의해 제어되는 수신앰프기동신호는 VSS(L)/VDD(H)의 반복이 된다. 부하용량이 큰 정규신호선(7)은 데이터의 전송사이클이 짧으면 도 1에 도시하는 것과 같이 VDD, VSS까지 완전히 진폭하지 않는 상태가 된다. 이 현상은 특히 배선의 먼쪽일수록 현저하다.

정규신호선(7)의 신호는 수신쪽 수신회로(6)에 있어서 초퍼형 콤퍼레이터로 이루어지는 수신앰프(4)에서 받는다. 이 수신앰프(4)는 수신앰프기동신호수신기(5)에서 받은 수신앰프기동신호선(8)의 신호가 하이레벨인 경우, 인버터(15)의 입력과 출력을 스위치(16)를 통해 단락하고 전위를 소위 논리임계치부근에 설정한다. 수신앰프기동신호선(8)이 로레벨로 천이한 경우, 스위치(16)를 개방한다. 그 때 정규신호선(7)의 전압레벨이 상승하면 인버터(15)의 출력은 크게 로레벨로 천이하고, 하강하면 크게 하이레벨로 천이한다. 즉, 정규신호송신기(1)가 송출한 정규신호선(7)의 정규신호 진폭방향을 수신앰프기동신호선(8)의 수신앰프기동신호의 타이밍에서 초퍼형 콤퍼레이터의 수신앰프(4)를 이용하여 검출하는 방식을 채용하고 있다.

도 2를 이용하여 본 발명의 고속데이터전송회로방식을 실현하기 위한 반도체장치 일례의 개략을 설명한다. 도 2는 본 발명인 고속데이터전송회로방식을 실현하기 위한 반도체장치를 도시하는 개략도이다.

본 발명인 고속데이터전송회로방식을 실현하기 위한 반도체장치는 상기 도 1의 시스템과 동일하게 정규신호송신기(1), 수신앰프기동신호송신기(2)로 이루어지는 송신회로(3)와, 수신앰프(4), 수신앰프기동신호수신기(5)로 이루어지는 수신회로(6)와, 송신회로(3)와 수신회로(6)간에 접속된 정규신호선(7), 수신앰프기동신호선(8) 등으로 구성되어 있다. 또한, 이 반도체장치의 구성요소인 정규신호송신기(1), 수신앰프기동신호송신기(2), 수신앰프(4), 수신앰프기동신호수신기(5)의 각 회로는 다른 회로와 외부와의 접속을 위해 미도시의 단자를 갖고, 또 각 회로구성에 관해서는 후술하는 회로와 거의 동일하므로 여기에서의 설명은 생략한다. 또, 이하에 있어서는 반도체장치에 적용한 경우를 주로 설명하지만, 동일한 기술을 상기 도 1과 같은 시스템에 적용하는 것도 가능하다.

도 2에 도시한 수신앰프기동신호선(8)은 DRAM 등의 반도체장치의 신호배선영역상의 금속배선의 전기적 성질을 저항(R)과 용량(C)을 이용하여 나타낸 것이다. r0과 c0은 각각 금속배선의 단위길이당 저항치와 용량치이다. 엄밀히 말하면 c0은 금속배선에 인접하는 동 층의 패턴과 상하로 존재하는 다른 유전체층과 절연체층의 패턴에 의해 변하기 때문에 금속배선의 전장에 걸쳐 똑같지는 않다. 그러나, 일반적으로 여기에서 해결하려고 하는 과제에 대해서 영향은 작으므로 여기에서는 이렇게 단순화한다.

정규신호선(7)이란 소위 신호버스선을 의미한다. 1개의 신호를 다목적으로 사용하기때문에 정규신호선(7)에 접속된 송신회로(3) 및 수신회로(6)가 갖는 용량성분과, 통상 버스선과 직교하는 인출선, 지선의 기생용량이 부가된다. 이것을 c1 ~ cn으로 도시하고 있다. c0는 균일하지만, 일반적인 신호버스선에서는 c1 ~ cn은 장소에 따라 다르고 용량성분(c0 + c1) ~ (c0 + cn)이 분포하고 있다. 또 실제 반도체장치별로 다르지만, 여기에서 다루는 c1 ~ cn은 c0의 수배에서 10배정도를 상정하고 있다.

도 2의 TSEL/(바 : 반전신호를 도시하고 이후에 있어서도 동일)은 정규신호송신기(1), 수신앰프기동신호송신기(2)를 송신가능상태로 하는 신호이다. 여기에서는 정규신호선(7)과 수신앰프기동신호선(8)에는 복수의 정규신호송신기(1), 수신앰프기동신호송신기(2)가 접속되는 것을 상정하고 있으므로 TSEL/은 송신기의 수만큼 종류가 있다. TSEL/이 하이레벨일 때는 정규신호선(7)의 정규신호송신기(1) 및 수신앰프기동신호선(8)의 수신앰프기동신호송신기(2)는 아무런 구동도 하지 않는다. 단, 복수의 어느 송신기(1, 2)의 TSEL/도 활성화되어 있지 않을 때, 정규신호선(7) 및 수신앰프기동신호선(8)은 플로팅이 된다. 이것을 방지하기 위한 수단에 관해서는 후술한다. CK/는 데이터전송타이밍클록이다. TSEL/이 로레벨, CK/가 하이레벨일 때는 수신앰프기동신호선(8)은 하이레벨로 구동되고 정규신호선(7)은 전원전위(VDD)와 그라인드전위(VSS)의 중간전위(VMD)로 구동된다. TSEL/이 로레벨에서, CK/가 로레벨로 천이했을 때, 수신앰프기동신호선(8)은 로레벨로 구동된다. 또, 정규신호선(7)은 데이터(D)가 하이레벨일 때는 VDD에, 로레벨일 때는 VSS로 구동된다. 다시, CK/가 하이레벨로 천이했을 때는 수신앰프기동신호선(8)은 하이레벨로 구동되고 정규신호선(7)은 전원전위(VDD)와 그라인드전위(VSS)의 중간전위(VMD)로 구동된다. 이렇게 CK/의 천이에 맞춰 송신기쪽은 수신앰프기동신호와 데이터를 송출한다.

수신앰프기동신호선(8)과 정규신호선(7)은 부하용량의 차이에 따라 신호진폭속도가 다르다. 저항치와 용량치의 곱으로 나타내어지는 시정수 τ로 보아도 부하용량비분만큼 후자쪽이 늦는 것은 명백하다. 오히려 수신앰프기동신호선(8)은 그 배선이 갖는 저항성분과 용량성분이 주체이므로 구동소자의 능력을 무시하면 당계에 있어서 가장 급격한 파형과 빠른 신호전파특성을 갖고 있다고 말할 수 있다. 수신앰프기동신호수신기(5)쪽에서 보면, 수신앰프기동신호선(8)의 로레벨에의 천이를 인식할 수 있는 시간에서는 정규신호선(7)의 전압변화는 수신앰프기동신호선(8)보다 작다. 그러나 전압의 변화량이 작은 것만으로 천이자체의 현상은 수신앰프기동신호와 동일시간에 수신쪽으로 전해진다. 그리고 이 천이를 수신쪽에서 검출하므로써 부하용량이 큰 정규신호선(7)상을 가장 빠른 신호전파특성을 갖고있는 수신앰프기동신호선(8)과 동일속도로 데이터를 전송할 수 있다. 또, 도 2의 RSEL/은 수신앰프기동신호수신기(5), 수신앰프(4)를 수신가능상태로 하는 신호이다.

도 3 ~ 도 5를 이용하여 상기 도 2에 도시한 본 발명의 고속데이터전송회로방식을 실현하기위한 반도체장치의 일례의 동작을 설명한다. 도 3 ~ 도 5는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 동작을 도시하는 파형도이다.

도 3에 있어서는 일반적인 길이 10㎜의 금속배선을 상정하고 있다. 수신앰프기동신호선(8)의 총저항 및 총용량은 각각 1㏀과 1pF이다. 정규신호선(7)의 총저항 및 총용량은 각각 1㏀과 10pF이다. 단순한 시정수 τ로 비교하면 약 10배의 차이가 있다. CK/의 주기는 50ns이다. 주파수로는 20MHz에 해당한다. 하이레벨시간과 로레벨시간의 비는 50%이다. 전원전위(VDD)는 2.5V, 중간전위(VMD)는 1.25V로 하고 있다. 부하용량이 작은 수신앰프기동신호선(8)의 신호파형(CC)은 급하다. 부하용량이 큰 정규신호선(7)의 신호파형(SS)은 완만하고 VMD에서 VDD 또는 VSS에 도달하는 시간은 약 25ns이다. 정규신호선(7)에 의한 전송데이터는 L →H →L →H →L →H →H →H →H →H →L →L →L →L →L이고 이것이 수신앰프(4)의 용량성분으로 미분되어 신호파형(A)가 되고 신호파형(OUT)으로 출력된다.

도 4는 상기 도 3 의 CK/의 로레벨시간을 2.5ns로 한 것이다. 정규신호선(7)의 신호파형(SS)의 진폭은 도 3에 비해 작아져 있지만, 미분파형(A)과 출력파형(OUT)에서 명백히 알 수 있듯이 수신앰프(4)는 확실히 신호의 천이를 촉진하고 있다.

도 5는 CK/의 주기를 5ns로 한 것이다. 주파수로는 200MHz에 상당한다. 하이레벨시간과 로레벨시간의 비는 50%이다. 이 상태는 수신앰프기동신호선(8)을 전파할 수 있는 빠듯한 주기이다. 전송데이터가 로와 하이의 송출을 반복할 때, 정규신호선(7)의 신호파형(SS)은 대략 VMD레벨을 중심으로 진폭한다. 하이의 송출을 반복할 때는 VMD와 VDD의 중간전위로 정상화하고 로의 송출을 반복할 때는 VMD와 VSS의 중간전위로 정상화한다. 그러나 모두 다 전송데이터의 변화에 대응한 정규신호선(7)의 전위변화, 즉 정규신호선(7)의 먼쪽 단부에서의 상승과 하강의 재현은 미분파형(A)과 출력파형(OUT)로부터 명백하게 알 수 있도록 유지된다. 또한 수신앰프기동신호선(8)의 먼쪽 단부(CC)에서 만들어진 수신앰프기동신호는 필요에 따라 수 단계의 논리회로에 의해 타이밍조정될 수도 있다.

도 6을 이용하여 본 발명의 하나의 실시예의 반도체장치 구성 일례를 설명한다. 도 6은 본 실시예의 반도체장치의 구성을 도시하는 구성도이다.

도 6에 있어서는 반도체장치의 내부에 정규신호선(7)으로 4개의 신호버스(S0-SS0, S1-SS1, S2-SS2, S3-SS3)를 갖고 정규데이터송신기(TMT0 ~ TMT11)가 12대, 수신앰프(RCV0)가 오른쪽 단부에 1대 있는 경우에서, 데이터 전송방향이 왼쪽에서 오른쪽인 예를 도시하고 있다. TG는 소위 타이밍제너레이터이고, 데이터전송의 기간신호(CK/)발생회로를 의미한다. TG가 칩내의 어디에 존재하는지는 반도체장치마다 다르다. 도 6의 예에서는 비교적 칩의 오른쪽 근처의 위치에 배치되어 있는 것으로 한다. TG보다 공급되는 신호(CK/)도 지연된다. 예를 들면 왼쪽 단부의 정규데이터송신기(TMT0)에서 오른쪽 단부의 수신앰프(RCV0)로 데이터를 전송하는 경우, 정규데이터송신기(TMT0)의 데이터송출타이밍과 수신앰프(RCV0)의 수신앰프기동타이밍을 CK/에서 직접 얻는다고 하면 수신앰프기동타이밍쪽이 데이터송출타이밍보다 빠르다. 타이밍이 너무 빠르면 데이터 오전송의 위험이 있으므로 수신앰프(RCV0)에 있어서 수신앰프기동타이밍을 늦추는 조정이 필요해진다. 이러한 타이밍조정을 위한 회로를 추가한 경우, 최대의 전송속도를 희생하게 된다.

그래서 본 실시예에서는 데이터와 수신앰프기동신호를 데이터의 발신위치로부터 동시에 송출한다. 또한 앞에서 서술한 바와 같이 수신앰프기동신호선(8)은 힘껏 신호선의 부가용량을 저감하기 위해, 수신앰프기동신호송신기(CD0 ~ CD2)는 정규데이터송신기(TMT0 ~ TMT11)가 비교적 집중해 있는 3개소에 하나씩 배치하고 있다. 이것은 집중해 있는 정규데이터송신기 간에서는 송신타이밍에 큰 차이가 없는 것에서 기인한 것이다. 이렇게 하므로써 정규신호선(7)에는 송수신기로서 계 13개의 정규데이터송신기(TMT0 ~ TMT11)와 수신앰프(RCV0)가 접속되어 있는 데 대해 수신앰프기동신호선(8)에는 송수신로서 계 4개의 수신앰프기동신호송신기(CD0 ~ CD2)와 수신앰프기동신호수신기(CR0)가 접속되는 것만으로 해결되므로 부하용량을 작게 할 수 있다. 또한 수신앰프기동신호선(C-CC)과 정규신호선(S0-SS0)간의 신호선(G)은 소진폭신호인 전자와 대진폭인 후자의 결합노이즈를 격리시키기 위한 것이다. 이 신호선(G)은 전용 고정전위선이어도 좋고, 데이터전송시에 변화하지 않는 다른 계통의 신호선이어도 괜찮다. 또 수신앰프기동신호선(C-CC), 정규신호선(S0-SS0, S1-SS1, S2-SS2, S3-SS3)에 접속된 PRC는 어느 송신기도 활성화되어 있지않은 경우의 정규신호선(7) 및 수신앰프기동신호선(8)의 플로팅을 방지하기 위한 프리차지회로이다.

도 7 ~ 도 9를 이용하여 상기 도 6의 반도체장치에 있어서의 수신앰프기동신호송신기 및 정규데이터송신기, 수신앰프기동신호수신기 및 수신앰프, 프리차지회로의 각 회로의 일례를 설명한다. 도 7은 수신앰프기동신호송신기 및 정규데이터송신기, 도 8은 수신앰프기동신호수신기 및 수신앰프, 도 9는 프리차지회로를 도시하는 회로도이다.

도 7에 있어서 수신앰프기동신호송신기(CD0)는 전원전위(VDD)와 그라인드전위(VSS)간에 접속된 두개의 PMOS트랜지스터(TP1, TP2)와 NMOS트랜지스터(TN1)와, PMOS트랜지스터(TP2)와 NMOS트랜지스터(TN1)의 게이트에 접속된 인버터(IV1), TSEL/과 CK/를 입력으로 하는 NOR게이트(NOR1), TSEL/을 인버터(IV2)를 통해 반전한 신호와 CK/를 입력으로 하는 NAND게이트(NAND1) 등으로 구성되어 있다. NOR게이트(NOR1), NAND게이트(NAND1)에서의 출력신호는 정규데이터송신기(TMT0 ~ TMT3)로 공급된다. 이 수신앰프기동신호송신기(CD0)는 PMOS트랜지스터(TP2)와 NMOS트랜지스터(TN1)의 접속노드에서 수신앰프기동신호선으로의 발신단부(C)에 접속되어 있다. 또, 다른 수신앰프기동신호송신기(CD1, CD2)도 CD0과 동일한 회로구성으로 되어 있다.

또, 도 7에 있어서 정규데이터송신기(TMT0(TMT1 ~ TMT 3)도 동일한 구성)는 입력된 데이터(D0)와 수신앰프기동신호송신기(CD0)의 NOR게이트(NOR1)로부터의 출력신호를 입력으로 하는 NAND게이트(NAND2), 데이터(D0)와 수신앰프기동신호송신기(CD0)의 NOR1로부터의 출력신호를 인버터(IV3)를 통해 반전한 신호를 입력으로 하는 NOR게이트(NOR2), NAND게이트(NAND2)로부터의 출력신호에 의해 게이트제어되는 PMOS트랜지스터(TP3), NOR게이트(NOR2)로부터의 출력신호에 의해 게이트제어되는 NMOS트랜지스터(TN2)와 수신앰프기동신호송신기(CD0)의 NAND게이트(NAND1)로부터의 출력신호에 의해 게이트제어되는 PMOS트랜지스터(TP4), NAND게이트(NAND1)로부터의 출력신호를 인버터(IV4)를 통해 반전한 신호에 의해 게이트제어되는 NMOS트랜지스터(TN3)등으로 구성되어 있다. 또 다른 정규데이터송신기(TMT4 ~ TMT11)도 TMT0(TMT1 ~ TMT3)와 동일한 회로구성으로 되어있다.

이 정규데이터송신기(TMT0) 중, NAND게이트(NAND2), 인버터(IV3), NOR게이트(NOR2), PMOS트랜지스터(TP3), NMOS트랜지스터(TN2) 등으로 구성되는 부분은 PMOS트랜지스터(TP3)의 소스가 전원전위(VDD)에 NMOS트랜지스터(TN2)의 소스가 그라인드전위(NSS)에 각각 접속되고 데이터(D0)의 레벨에 따라 특정기간(펄스)만큼 정규신호선(S0)의 출력레벨을 VDD와 VSS의 범위내에서 변화시키는 회로이다. 또 PMOS트랜시즈터(TP4), 인버터(IV4), NMOS트랜지스터(TN3) 등으로 구성되는 부분은 PMOS트랜지스터(TP4), NMOS트랜지스터(TN3)의 소스가 전원전위(VDD)와 그라라인드전위(VSS)의 중간전위(VMD)에 각각 접속되어 VDD와 VSS간에 정규신호선(S0)이 기능하도록 제어하는 회로이다.

도 8에 있어서 수신앰프(RCV0(RCV1 ~ RCV3도 동일구성))는 초퍼형 콤퍼레이터를 이용한 회로로 이루어지고 정규신호선(SS0)에 한 쪽 전극이 접속된 컨덴서(C1), 이 콘덴서(C1)의 다른쪽 전극에 접속된 인버터(IV5), 이 인버터(IV5)에 접속된 인버터(IV6), 콘덴서(C1)의 다른 쪽 전극에 접속되고 RSEL/에 의해 게이트제어되는 NMOS트랜지스터(TV4), 인버터(IV5)간에 접속되어 수신앰프기동신호수신기(CR0)로부터의 출력신호에 의해 게이트제어되는 NMOS트랜지스터(TN5)로 구성되고 인버터(IV6)에서 출력(DD0)이 내보내진다.

또 도 8에 있어서 수신앰프기동신호수신기(CR0)는 수신앰프기동신호선(CC)에 접속된 인버터(IV7), 이 인버터(IV7)로부터의 출력신호와 RSEL/을 입력으로 하는 NOR게이트(NOR3)으로 구성되며 NOR게이트(NOR3)로부터의 출력신호에 의해 수신앰프(RCV0)를 제어할 수 있다.

도 9에 있어서, 프리차지회로(PRC)는 전술한 바와 같이 어떤 송신기도 활성화되어 있지 않을 때 수신앰프기동신호선 및 정규신호선이 플로팅되는 것을 방지하기 위한 회로이고 TSEL0/ ~ TSEL3/을 입력으로 하는 NAND게이트(NAND3), 이 NAND게이트(NAND3)로부터의 출력신호에 의해 게이트제어되는 PMOS트랜지스터(TP5 ~ TP9)등으로 구성되어 있다. PMOS트랜지스터(TP5)의 소스는 전원전위(VDD)에 다른 PMOS트랜지스터(TP6 ~ TP9)의 소스는 전원전위(VDD)와 그라인드전위(VSS)의 중간전위(VMD)에 각각 접속되고 또 드레인은 각각 수신앰프기동신호선(C), 정규신호선(S0 ~ S3)에 접속된다.

도 10 ~ 도 18을 이용하여 상기 도 6 ~ 도 9에 대한 본 실시예의 반도체장치의 다른 구성의 일례를 설명한다. 도 10 ~ 도 18은 본 실시예인 반도체장치의 다른 구성을 도시하는 구성도와 각 회로를 도시하는 회로도이다.

도 10은 상기 도 6에 대해 수신기인 수신앰프(RCV0, RCV1)와 수신앰프기동신호수신기(CR0, CR1)가 반도체장치의 양 단부에 배치된 경우의 예이다. 수신앰프기동신호송신기(CD0 ~ CD2)는 정규데이터송신기(TMT0 ~ TMT11)가 비교적 집중되어 있는 장소의 거의 중앙(TMT0 ~ TMT3의 중앙에 CD0, TMT4 ~ TMT7의 중앙에 CD1, TMT8 ~ TMT11의 중앙에 CD2) 각각 배치되어 있다. 이에 의해 데이터의 전송방향이 좌우모두 적정한 타이밍을 얻을 수 있다.

도 11은 상기 도 6의 변형예이다. 칩내의 데이터전송에 걸린 시간은 회로 배치에 따라 다르지만, DRAM 등의 액세스속도는 가장 느린 시간이 규격에 의해 상정되어 있다. 도 11의 데이터전송계에서는 정규데이터전송기(TMT0)에서 수신앰프(RCV0)의 경로가 최장이고, 속도는 규칙적이고 정규데이터전송기(TMT1 - TMT11)는 그보다 빠르다. 그래서 수신앰프기동신호송신기(CD0)는 최장경로인 (TMT0)의 근방에만 배치되어 있다. 또 도 6에서는 정규신호선(S0 - SS0, S1 - SS1, S2 - SS2, S3 - SS3)에 직교하는 인출용 배선을 동등한 길이로 맞추었지만, 도 11에서는 각각의 정규신호선의 인출용 배선은 최단의 길이로 했다. 이것은 정규신호선 중, 인출용 배선이 가장 긴 정규신호선(S0 - SS0)이 전송속도를 규칙적인 속도로 하기 때문이다. 또한 본 실시예에서는 신호전송에 관한 것에는 수신앰프기동신호선(C - CC)과 각각의 정규신호선(S1 - SS1)이고, 정규신호선끼리의 관계는 없으므로 도 11과 같이 정규신호선(S1-SS1)과 정규신호선(S2 - SS2)을 레이아웃 상태에 맞춰 도중에서 교차시켜도 괜찮다.

도 12는 상기 도 11에 있어서의 프리차지회로의 회로도이다. 프리차지회로(PRC)는 상기 도 9에 대해 TSEL0/~TSEL3/을 입력으로 하는 NAND게이트(NAND3)로부터의 출력신호에 의해 게이트제어되는 PMOS트랜지스터(TP5 ~ TP9) 중 초기단계의 PMOS트랜지스터(TP5)를 삭제하고 NAND게이트(NAND3)로부터의 출력신호(X)를 직접, 수신앰프기동신호송신기(CD0)에 공급하도록 하고 있다.

도 13은 상기 도 11에 있어서의 수신앰프기동신호송신기 및 정규데이터송신기의 회로이다. 수신앰프기동신호송신기(CD0)는 상기 도 7에 대해 전원전위(VDD)와 그라인드전위(VSS)간에 접속된 두개의 PMOS트랜지스터(TPA, TP2)와 NMOS트랜지스터(TN1) 중, PMOS트랜지스터(TP1)를 삭제하고 또 PMOS트랜지스터(TP2)와 NMOS트랜지스터(TN1)의 게이트제어를 NOR게이트(NOR11)와 인버터(IV11)를 통해 행하도록 하고 있다. 인버터(IV11)에는 수신앰프(PRC)의 NAND게이트(NAND3)로부터의 출력신호(X)가 입력되고 이 인버터(IV11)의 출력신호와 CK/를 입력으로 NOR게이트(NOR11)가 구동하고 이 NOR게이트(NOR11)의 출력신호에 의해 PMOS트랜지스터(TP2)와 NOMS트랜지스터(TN1)가 제어된다.

또, 도 13에 있어서, 정규데이터송신기(TMT0(TMT1 ~ TMT3도 동일구성))는 상기 도 7과 동일회로구성으로 되어 있다.

도 14는 상기 도 11에 대해 수신기인 수신앰프(RCV0, RCV1)와 수신앰프기동신호수신기(CR0, CR1)가 반도체장치의 양 단부에 배치된 경우의 예이다. 이 예에서는 반도체장치의 양 단부에 수신앰프(RCV0, RCV1)를 배치하므로 수신앰프기동신호송신기(CD0, CD2)가 최장경로인 정규데이터송신기(TMT0, TMT11)의 근방에만 각각 배치되고 데이터의 전송방향이 좌우 다 가능해진다.

도 15는 상기 도 11에 대해 수신기인 수신앰프(RCV0)와 수신앰프기동신호수신기(CR0)가 정규신호선(S0 - SS0, S1 - SS1, S2 - SS2, S3 - SS3)의 중앙부에 배치된 경우의 예이다. 이 예에서는 정규신호선의 중앙부에 수신앰프(RCV0)를 배치하므로 데이터의 전송방향이 좌 또는 우에서 중앙부의 방향으로 가능하다.

도 16은 상기 도 11에 대해 수신앰프기동신호를 오른쪽방향 전송과 왼쪽방향 전송용으로 독립시킨 경우의 예이다. 이 예에서는 반도체장치의 오른쪽 단부에 수신앰프(RCV0)와 수신앰프기동신호수신기(CR0)를 왼쪽 단부에 수신앰프(RCV1)와 수신앰프기동신호수신기(CR1)를 각각 배치하고 수신앰프기동신호를 오른쪽방향에서는 CR1 →CCR1로, 왼쪽방향에서는 CLF →CCLF로 각각 전송가능하게 되어 있다.

도 17은 수신앰프기동신호송신기 및 정규데이터송신기의 변형예이다. 수신앰프기동신호송신기(CD)는 상기 도 7에 대해 전원전위(VDD)와 그라인드전위(VSS)간에 접속된 두개의 PMOS트랜지스터(TP1, TP2)와 NMOS트랜지스터(TN1), PMOS트랜지스터(TP2)와 NMOS트랜지스터(TN1)의 게이트에 접속된 인버터(IV1)로만 구성되어 있다.

또, 도 17에 있어서 정규 데이터송신기(TMT)는 데이터(D)가 입력되는 인버터(IV21), TSEL/과 CK/를 입력으로 하는 NOR게이트(NOR21), TSEL/을 입력으로 하는 인버터(IV22), NOR게이트(NOR21)의 출력신호를 입력으로 하는 인버터(IV23),전원전위(VDD)와 그라인드전위(VSS)간에 접속된 두개의 PMOS트랜지스터(TP21, TP22)와 두개의 NMOS트랜지스터(TN21, TN22), PMOS트랜지스터(TN22), PMOS트랜지스터(TP22)와 NMOS트랜지스터(TN21)의 접속노드와 중간전위(VMD)간에 접속된 두개의 PMOS트랜지스터(TP23M, TP24), 두개의 NMOS트랜지스터(TN23, TN24) 등으로 구성되고 PMOS트랜지스터(TP22)와 NMOS트랜지스터(TN21)의 접속노드에서 정규신호선(S)으로 접속된다. PMOS트랜지스터(TP21)와 NMOS트랜지스터(TN22)는 인버터(IV21)로부터의 출력신호에 의해 게이트제어되고 PMOS트랜지스터(TP22)와 NMOS트랜지스터(TN23)는 인버터(IV23)로부터의 출력신호에 의해 게이트제어되며 NMOS트랜지스터(TN21)와 PMOS트랜지스터(TP24)는 NOR게이트(NOR21)로부터의 출력신호에 의해 게이트제어된다. PMOS트랜지스터(TP23)는 TSEL/에 의해 게이트제어되고 NMOS트랜지스터(TN24)는 TSEL/을 인버터(IV22)를 통해 반전한 신호에 의해 게이트제어된다.

도 18은 수신앰프의 변형예이다. 수신앰프(RCV)는 정규신호선(SS0)에 한 쪽이 접속된 콘덴서(C21), 이 콘덴서(C21)의 다른 쪽에 접속된 인버터(IV21), 이 인버터(IV21)에 접속된 인버터(IV22), 콘덴서(C21)의 다른 쪽 전극에 접속되는 NMOS트랜지스터(TN25)로 구성되고 인버터(IV25)에서 출력(DD0)이 내보내어지는 부분을 포함하고 있다. 이 부분은 출력(DD0 ~ DD3)을 내보내기 위해 4조가 설치되어 있다. 수신앰프(RCV)는 또한 수신앰프기동신호선(CC)에 접속된 인버터(IV26), 이 인버터(IV26)로부터의 출력신호와 RSEL/을 입력으로 하는 NOR게이트(NOR22), RSEL/을 입력으로 하는 인버터(IV27), 이 인버터(IV27)로부터의 출력신호에 의해 게이트제어되는 PMOS트랜지스터(TP25)와 NMOS트랜지스터(TN26), NMOS트랜지스터(TN26)의소스드레인간에 접속된 인버터(IV28) 등으로 구성되고 NOR게이트(NOR22)로부터의 출력신호에 의해 NMOS트랜지스터(TN25)가 게이트제어되고 인버터(IV28)로부터의 출력은 NMOS트랜지스터(TN25)의 드레인에 접속되고 있다.

도 19를 이용하여 상기 도 2에 대한 본 발명인 고속데이터전송회로방식을 실현하기 위한 반도체장치의 변형예의 개략을 설명한다. 도 19는 본 발명인 고속데이터전송회로방식을 실현하기위한 반도체장치의 변형예를 도시하는 개략도이다.

도 19는 상기 도 2의 수신앰프기동신호선(8)에 중계기(21)를 삽입한 것이다. 즉, 단위길이당 저항치와 용량치가 r0과 c0으로 이루어지는 금속배선에 대해 소정간격으로 중계기(21)를 삽입한다. 중계기(21)가 없는 경우, 정규신호선(7)의 최대전송속도는 수신앰프기동신호선(8)의 전송속도와 동일하다. 중계기(21)를 삽입하고 후술하는 바와 같이 소위 클록분할방식에 의하면 수신앰프기동신호의 전송속도를 높일 수 있다. 또한 도 19에 있어서는 수신앰프(4)의 출력단부에 비동기플립 ·플롭(22)을 부가하여 이 비동기플립 ·플롭(22)을 수신앰프기동신호수신기(5)로부터의 수신앰프기동신호(AG/)를 지연회로(23)에서 지연한 타이밍에 동기하여 출력신호(RD)를 출력하는 회로구성으로 하고 있다.

또, 상기 도 2를 보다 고속화하기 위한 수단으로 상기 도 19가 있지만, 그 전에 단순한 방법으로 수신앰프기동신호선(8)의 시정수를 낮추는, 이른바 가장 간단한 방법으로 수신앰프기동신호선(8)의 배선폭을 넓히는 것이 있다. 이 수신앰프기동신호선(8)은 갯수가 적으므로 레이아웃면적에의 영향은 적다.

이상과 같이 구성되는 상기 실시예에서는 데이터버스에 적용했지만, 특히 용도를 한정하는 것은 아니고 어드레스버스와 어레이내의 I/O선 등 비교적 부하용량이 큰 배선에 적용할 수 있다. 또 LSI내부의 신호배선에 한정하지 않고 보드상의 배선이어도 괜찮다.

도 20 ~ 도 24를 이용하여 본 발명의 하나의 실시예의 다른 반도체장치의 일례를 설명한다. 도 20은 본 실시예의 다른 반도체장치를 도시하는 사시도, 도 21은 그 전극의 접속부분을 도시하는 설명도, 도 22는 전극이 실제로 접속된 상태를 도시하는 설명도, 도 23은 또 다른 반도체장치를 도시하는 사시도, 도 24는 그 전극의 접속부분을 도시하는 설명도이다.

도 20은 소위 시스템 온 칩(SOC : System On Chip)의 반도체장치이다. 예를 들면, 4개의 상위칩(31)을 하위칩(32)의 표면상에 플립 칩 본딩방식에 의해 탑재한 구성으로 되어 있다.

도 21은 상기 도 20의 시스템 온 칩에 의해 그 전극의 접속부분을 도시한 것이다. 상위칩(31)과 하위칩(32)은 납땜범프(33) 등으로 접속된다. 즉, 상위칩(31) 전극의 콘택트부(C)는 납땜범프(33)를 통해 하위칩(32)의 전극 콘택트부(C')와 접속되고 같은 방법으로 상위칩(31)의 콘택트부(D0, D1, D2, D3)는 각 납땜범프(33)를 통해 하위칩(32)의 콘택트부(D0', D1', D2', D3')와 각각 접속된다.

도 22는 상기 도 21의 납땜범프(33)가 실제로 접속된 상태를 도시하고 있고 5개의 콘택트는 상기 도 19에 있어서의 1개의 수신앰프기동신호선(8)과 4개의 정규신호선(7)분을 도시하고 있다. 통상, 콘택트부분은 한 변이 수십㎛ 정도의 금속배선층으로 형성되어 있으므로 용량이 기생하고 있고 통상의 신호접속방법에서는 전송속도가 크게 저하된다. 그러나 본 발명에 의한 상술한 방식을 이용하므로써 고속의 전송이 가능해진다.

예를 들면 도 22에 도시하는 바와 같이 수신앰프기동신호선(8)의 전송속도가 저하하지 않도록 이 수신앰프기동신호송신기(2)가 탑재되어 있는 상위칩(31)의 콘택트부(C)에서 가능한 한 가까운 위치에 중계기(21)를 배치하고 또 하위칩(32)의 수신앰프기동신호수신기(5)에 있어서도 콘택트부(C')에서 되도록 가능한 가까운 위치에 중계기(21)를 배치하므로써 전송속도의 저하를 억제할 수 있다. 게다가 정규신호선(7)은 직접 콘택트(D0 ~ D3 - D0' ~ D3')를 통해 정규신호송신기(1)와 수신앰프(4)를 접속할 수 있으므로 버스의 설계가 매우 용이하다. 또한, 도 22에서는 버스신호의 흐름을 상위칩(31)에서 하위칩(32)을 향하는 것으로 하고 있지만, 후술하는 변형예를 모방하여 쌍방향으로 하는 것도 가능하다.

도 23과 도 24는 상위칩과 하위칩을 와이어본딩방식으로 접속한 것이다. 4개의 상위칩(41)을 하위칩(42)의 표면상에 와이어본딩방식에 의해 탑재한 구성에 있어서 상위칩(41) 전극의 콘택트부(C)는 와이어(43)를 통해 하위칩(42)의 전극 콘택트부(C')와 접속되고 동일하게 상위칩(41)의 콘택트부(D0) 등은 각 와이어(43)를 통해 하위칩(42)의 콘택트부(D0') 등과 각각 접속되어 있다.

또, 상기 도 20과 상기 도 23에 있어서는 하위칩(32, 42) 대신에 에폭시와 폴리이미드계 소재로 만들어진 기판에 실장한 멀티칩 패키지(MCP : Multi Chip Package), 또는 멀티칩 모듈(MCM : Multi Chip Module) 등이어도 괜찮다. 이들 실장기술의 개발배경에는 패키지의 소형, 고밀도화, 저소비전력화, 고속동작대응, 아날로그 디지털혼재 LSI의 비용저감 등의 요구가 있다. 본 실시예인 고속버스전송기술에서는 이들 실장방식에 최적이다.

도 25 ~ 도 28을 이용하여 본 발명의 하나의 실시예의 또 다른 반도체장치의 일례를 설명한다. 도 25는 본 실시예의 또 다른 반도체장치를 도시하는 배치도, 도 26은 고속버스방식을 도시하는 구성도, 도 27, 도 28은 중계기의 변형예를 도시하는 회로도이다.

도 25는 버스방식을 적용한 CBIC(Cell Based IC)의 반도체장치이다. 예를 들면 칩상에 MPU(Micro Processing Unit), DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), DMAC(Direct Memory Access Controller), ADC(Analog to Digital Converter)/DAC(Digital to Analog Converter), I/O(Input/Output)셀 등의 기능회로를 탑재한 구성으로 되어 있다. 각 회로는 버스방식에 의해 버스트랜시버(51)를 통해 정규신호선(7), 수신앰프기동신호선(8)에 의해 상호 접속되어 있다. 또, 수신앰프기동신호선(8)에는 코너부에 중계기(21)가 삽입되어 있다. 최근의 CBIC는 내부클록의 고속화를 위해 이러한 버스구성을 채용하는 것은 적다. 그 이유는 버스배선이 큰 저항과 용량에 따른 시정수의 증가이다. 현재 많이 채용되고 있는 방식은 파이프라인방식이라 불리는 것이다. 버스방식과 파이프라인방식의 각각의 특징과 손실에 관해서는 이후에 명백하게 알 수 있을 것이다.

도 26은 상기 도 25의 CBIC에 있어서 본 발명의 고속버스방삭을 적용한 실시예이다. 본 실시예에서는 정규신호선(7)의 버스는 3개의 영역으로 나뉘어져 있다.즉, MPU, SRAM, ADC/DAC가 있는 제 1 영역과, DRAM과 I/O가 있는 제 2 영역과, DMAC가 있는 제 3 영역이다. 각 회로에는 각각 정규신호송신기(1), 수신앰프기동신호송신기(2), 수신앰프(4), 수신앰프기동신호수신기(5)로 구성된 버스트랜시버(51)가 구비되어 있다. 수신앰프기동신호선(8)은 상기 3영역의 두개의 경계에 있어서 중계기(21)에 의해 결합되어 있다. 이것은 이미 상기 도 19에서 설명한 바와 같이 수신앰프기동신호의 전송을 고속으로 하기 때문이다. 또한 쌍방향 버스를 상정하여 중계기(21)에는 데이터의 발신지(이 경우 3개중 하나의 영역)와 수신지(이 경우 3개중 다른 하나의 영역)에 따라 방향을 전환하기 위한 스위치와 필요한 제어회로가 갖춰져 있다. 스위치(S31(S32))는 PMOS트랜지스터와 NMOS트랜지스터로 이루어지는 패스트랜지스터구성으로 되어 있고 또 제어회로는 두개의 인버터(IV31, IV32(IV33, IV34))가 직접 접속되어 구성되고 이들이 쌍방향에 대응하여 2조 설치되어 있다.

도 27은 중계기(21)의 변형예이고 도 26에 대해 부품점수를 줄여 2방향으로 전환가능한 두개의 스위치(S33, S34)와 두개의 인버터(IV35, IV36)로 구성되어 있다.

도 28은 또한 부품점수를 줄여 두개의 스위치(S35, S36)와 하나의 인버터(IV37)로 구성되어 있다. 단, 도 28에서는 하나의 중계기(21)를 통과할 때마다 논리가 반전된다.

도 29 ~ 도 35를 이용하여 본 발명의 하나의 실시예의 또다른 반도체장치에 있어서의 클록분배계의 일례를 설명한다. 도 29는 본 실시예의 또다른 반도체장치에 있어서의 클록분배계를 도시하는 배치도, 도 30은 레이턴시를 10으로 한 파이프라인구성을 도시하는 설명도, 도 31은 레이턴시를 1로 한 경우를 도시한 구성도, 도 32는 그 동작을 도시하는 파형도, 도 33은 레이턴시를 2로 한 경우를 도시하는 구성도, 도 34는 FIFO를 도시하는 회로도, 도 35는 그 동작을 도시하는 파형도이다.

도 29는 대표적인 CBIC의 클록분배계를 나타내는 것이다. 여기에서는 중앙의 클록 제너레이터(CG)에서 가장 먼 단부까지 5단이다. 이 클록 제너레이터(CG)로부터의 시스템 클록(CK) 전송경로에 있어서, 각 분기점에는 클록분배기(61)가 배치되어 있다. 지금, 도 29 중의 A점에서 B점으로 데이터를 전송하는 것을 생각하면 가장 단순한 구성예로 도 30과 같은 클록분배기(61) 및 플립 플롭(62)으로 이루어지는 10단의 파이프라인구성이 취해진다. 즉, 2점간의 레이턴시는 10이 된다. 또, A점에서 C점에서는 레이턴시가 6이 된다. 이렇게 최근의 고속로직(LSI)에서는 버스방식은 채용되기 어렵다. 또한 클록분배방식에서는 데이터의 전송경로별로 최적의 레이턴시를 설정해야 한다. 또 레이턴시의 증가는 성능에도 영향을 주므로 설계단계에서 칩내의 회로블럭 분배에 많은 노하우와 공수가 필요하다.

도 31은 상기 도 29에 대해 본 발명을 이용한 실시예이다. 각각의 회로는 상기 도 19와 동일하고, 수신앰프기동신호는 수신앰프기동신호송신기(2)에서 중계기(21)가 삽입된 수신앰프기동신호선(8)을 통해 수신앰프기동신호수신기(5)로 전송되며 정규신호는 정규신호송신기(1)에서 정규신호선(7)을 통해 수신앰프(4)로 전송된다. 또, 도 32에 도 31의 구성에 의한 동작파형을 도시하고 각각의 회로 및 단자명은 도 19와 동일하다. 이하, 간단히 파형도를 이용하여 동작을 설명한다.

수신앰프기동신호는 시스템클록(CK)에 동기하여 수신앰프기동신호선(8)의 발신 단부(C)로부터 수신 단부(CC)로 전달된다. 이것을 수신앰프기동신호수신기(5)에서 파형정형하고 신호(AG/)를 생성한다. 한 편 전송데이터는 정규신호송신기(1)로부터 시스템클록(CK)에 동기하여 발신 단부(S)에서 발신된다. 여기에서의 데이터는 "1"과 "0"이 교대로 발생된다. 정규신호선(7)의 수신단부(SS)에 도착한 데이터신호는 수신앰프(4)에 의해 증폭된다.(SSB) 이 때에 수신앰프(4)가 기동되고 충분히 신호가 증폭된 후, 비동기플립 ·플롭에 의해 래치된다.(RD) 여기에서 수신앰프(4)의 데이터확정타이밍은 수신앰프기동신호의 지연전파시간으로 정해져 있고 시스템클록(CK)의 타이밍과는 무관하다. 즉 비동기전송이다. 다시, 정규신호선(7)의 수신단부(SS)에서 시스템클록(CK)과 동기시키므로 시스템클록(CK(L1))의 타이밍을 이용하여 시스템클록 동기 플립 ·플롭(63)에 주입된다. 그리고 이 시스템클록동기플립 ·플롭(63)에서 데이터(D)로써 출력된다. 또, CK(L1)란, 송신기쪽에 대해 레이턴시가 1인 시스템클록이란 의미이다.

예를 들면 도 31의 실시예에서는 버스의 전장이 약 20㎜, 시스템클록(CK)의 주기가 약 3ns정도를 상정하고 있는 것이다. 그러나, 또한 시스템클록(CK)의 주기가 짧은 경우와, 수신앰프기동신호선(8)이 긴 경우, 도 32 중의 데이터세트앰프시간(ts)이 감소한다. 또, 여러가지 편차에 의해 안정된 세트앰프시간(ts)이 확보될 수 없는 것도 있을 수 있다. 그래서 뒤에서 서술하는 도 33과 같은 방법을 채용한다.

도 33은 상기 데이터의 세트앰프시간(ts)을 확대하므로 수신앰프(4)의 비동기플립 ·플롭과 시스템클록동기플립 ·플로(63)간의 레이턴시를 2로 한 것이다. 그러나, 단순히 레이턴시를 늘리는 것만으로는 도 35와 같이 반대로 데이터의 홀드시간(tH)이 감소한다. 이러한 비동기통신데이터와 동기식 시스템클록을 잇는 방법으로 일반적으로 FIFO(First In First Out)가 이용된다. 도 33의 실시예의 레이턴시는 2이므로 수신앰프(4)와 시스템클록동기플립 ·플롭(63)간에 접속되는 FIFO(64)에 필요한 비트용량은 2비트이다.

도 34는 FIFO(64)의 회로예를 도시하는 것이고, 또 도 35에 FIFO(64)를 이용한 구성에 의한 동작파형을 도시한다. 도 34에 있어서 FIFO(64)는 레지스터로서의 두개의 플립 ·플롭(65, 66), 기동신호(AG/)를 주입하는 플립 ·플롭(67), 시스템클록(CK(L2))을 주입하는 플립 ·플롭(68)과 AND게이트, OR게이트 등으로 구성되어 있다. 이 FIFO(64)는 기동신호(AG/)에 따라 동작하는 플립플롭(67)에 동기하고, 수신앰프(4)에서 두개의 플립 ·플롭(65,66)에 교대로 데이터를 격납한다. 이것은 마치 두개의 플립 ·플롭(65,66)이 서로 우수사이클용과 기수사이클용으로 분리되어 있는 것과 같으므로 각각의 출력을 편의상 RD-EVEN, RD-ODD로 하고 있다. 시스템클록동기플립 ·플롭(63)은 레이턴시가 2인 시스템클록(CK(L2))에 따라 플립 ·플롭(68), AND게이트, OR게이트를 통해 RD-EVEN, RD-ODD출력을 교대로 주입해간다. 또한, 여기에서는 레이턴시를 2로 하고 있지만, 물론 3 이상이어도 상관없다. 그 때는 데이터의 세트앰프시간(ts) 및 홀드시간(tH)은 확대되지만, FIFO(64)의 비트용량도 레이턴시의 길이에 비례하여 증가한다.

따라서, 본 실시예에 의해 초래되는 대표적인 효과는 이하와 같다.

(1) 정규신호선(7)으로 데이터버스 등의 부하용량이 큰 신호의 전송속도를 높일 수 있다.

(2) 정규신호선(7)으로 상보선을 이용하지 않고 신호선을 1개로 하므로써, 레이아웃면적의 증가를 억제할 수 있다. 즉, 신호선을 줄일 수 있고 레이아웃면적을 저감할 수 있게 된다.

(3) 데이터송출쪽의 정규신호송신기(1)는 3치레벨을 이용한 드라이버를 이용하고 데이터수신쪽의 수신앰프(4)에는 초퍼형 콤퍼레이터를 이용하여 송신쪽에서 데이터송출과 동기하여 수신앰프기동신호선(8)을 사용하여 수신앰프기동신호를 수신앰프기동신호수신기(5)로 보내어, 데이터수수 타이밍의 정합성을 취하므로써 안정된 고속데이터전송을 할 수 있게 된다.

(4) 소진폭 데이터전송이면서 사용하는 데이터선이 단선이므로 고속화, 칩사이즈축소, 저비용화를 실현할 수 있다.

(5) SOC의 칩간 접속에 있어서 적은 접점에서 고속의 전기적 특성을 실현할 수 있다.

(6) 버스방식은 복수의 기능회로를 접속하는 매우 뛰어난 방식이었지만, LSI의 고속화와 함께 긴 버스배선이 갖는 전파시간의 증가가 문제가 되고 있다. 이 버스방식 대신에 파이프라인방식이 주류가 되었지만, 설계상 유연성이 저하되었다. 본 실시예의 고속버스전송방식을 사용하면 버스가 갖는 유연성을 유지하면서 고속의 LSI 설계를 가능하게 할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 말할 필요도 없다.

예를 들면, 상기 실시예에 있어서는 정규신호선으로 주로 데이터버스에 적용한 예를 설명했지만, 이것에 한정되는 것은 아니고 어드레스버스와 어레이내의 I/O선 등과 같은 비교적 부하용량이 큰 배선에 적용할 수 있으며, 또 LSI내부의 신호배선에 한정되지 않고 보드상의 배선 등에 관해서도 적용가능하다.

또, 상기 실시예에 있어서는 주로 반도체장치에 적용한 예를 설명했지만, 동일한 기술을 시스템에 적용하는 것도 가능하고, 특히 전송신호의 전압변화방향을 타이밍신호에 따라 추출하는 신호수신회로를 갖는 장치와 시스템전반에 넓게 적용할 수 있다.

본 출원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

(1) 안정된 고속데이터전송을 실현할 수 있다.

(2) 레이아웃면적의 저감을 실현할 수 있다.

(3) 상기 (1), (2)에 의해 반도체장치, 시스템의 고속화, 칩사이즈축소, 저비용화를 실현할 수 있다.

Claims (23)

1. 전송신호의 전압변화방향을 타이밍신호에 따라 추출하는 회로를 갖는 것을 특징으로 하는 신호수신회로.
2. 청구항 1에 있어서,

   상기 신호수신회로는 반도체칩에 포함되고,

   상기 반도체칩은 상기 전송신호를 출력하는 신호송신회로와 상기 전송신호를 송신하는 신호선을 더 포함하는 것을 특징으로 하는 신호수신회로.
3. 청구항 1에 있어서,

   상기 신호수신회로는 반도체칩에 포함되고,

   상기 전송신호는 상기 반도체칩 외부로부터 부여되는 것을 특징으로 하는 신호수신회로.
4. 싱글전송로로 전송된 전송신호의 전압변화방향을 타이밍신호에 따라 추출하는 회로를 갖는 것을 특징으로 하는 반도체장치.
5. 데이터를 출력하는 제 1 단자와,

   타이밍신호를 출력하는 제 2 단자를 포함하는 제 1 회로와;

   상기 제 1 단자에 접속된 제 3 단자와,

   상기 제 2 단자에 접속된 제 4 단자와,

   상기 제 3 단자와 상기 제 4 단자에 접속된 수신회로를 포함하는 제 2 회로와;

   상기 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과,

   상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하는 시스템으로,

   상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과,

   상기 타이밍신호의 소정의 변화타이밍에 있어서의 상기 제 2 전극의 전압을 주입하는 회로를 포함하는 것을 특징으로 하는 시스템.
6. 청구항 5에 있어서,

   상기 제 1 회로는 제 1 반도체칩에 포함되고,

   상기 제 2 회로는 제 2 반도체칩에 포함되는 것을 특징으로 하는 시스템.
7. 청구항 5에 있어서,

   상기 제 1 회로 및 상기 제 2 회로는 같은 반도체칩에 포함되는 것을 특징으로 하는 시스템.
8. 청구항 5에 있어서,

   상기 제 1 배선은 싱글전송로인 것을 특징으로 하는 시스템.
9. 청구항 5에 있어서,

   상기 제 1 회로는 상기 데이터의 레벨에 따라 특정 기간만큼 출력레벨을 변화시키는 회로와,

   제 1 전위와 제 2 전위간에서 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것을 특징으로 하는 시스템.
10. 청구항 5에 있어서,

    상기 수신회로는 초퍼(Chopper)형 콤퍼레이터(Comparator)인 것을 특징으로 하는 시스템.
11. 청구항 5에 있어서,

    상기 제 1 배선은 복수로 이루어져 있고,

    상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어지는 것을 특징으로 하는 시스템.
12. 데이터를 출력하는 제 1 단자와,

    제어신호를 출력하는 제 2 단자를 포함하는 송신회로와,

    상기 제 1 단자에 접속된 제 3 단자와,

    상기 제 2 단자에 접속된 제 4 단자와,

    상기 제 3 단자와 상기 제 4 단자에 접속된 수신회로와,

    사이 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과,

    상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하는 시스템으로,

    상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과,

    상기 제어신호의 소정의 타이밍에 있어서 상기 제 2 전극의 전압에 기초한 신호를 출력하는 회로를 포함하는 것을 특징으로 하는 시스템.
13. 청구항 12에 있어서,

    상기 송신회로는 제 1 반도체칩에 포함되고,

    상기 수신회로는 제 2 반도체칩에 포함되는 것을 특징으로 하는 시스템.
14. 청구항 12에 있어서,

    상기 송신회로 및 상기 수신회로는 동일한 반도체칩에 포함되는 것을 특징으로 하는 시스템.
15. 청구항 12에 있어서,

    상기 제 1 배선은 싱글전송로인 것을 특징으로 하는 시스템.
16. 청구항 12에 있어서,

    상기 송신회로는 상기 데이터의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와,

    제 1 전위와 제 2 전위간에 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것을 특징으로 하는 시스템.
17. 청구항 12에 있어서,

    상기 수신회로는 초퍼형 콤퍼레이터인 것을 특징으로 하는 시스템.
18. 청구항 12에 있어서,

    상기 제 1 배선은 복수로 이루어지고,

    상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어져있는 것을 특징으로 하는 시스템.
19. 데이터를 출력하는 제 1 단자와 제어신호를 출력하는 제 2 단자를 포함하는 송신회로와,

    상기 제 1 단자에 접속된 제 3 단자와,

    상기 제 2 단자에 접속된 제 4 단자와,

    상기 제 3 단자와 상기 제 4 단자에 접속된 수신회로와,

    상기 제 1 단자와 상기 제 3 단자간에 접속된 제 1 배선과,

    상기 제 2 단자와 상기 제 4 단자간에 접속된 제 2 배선을 포함하고,

    상기 수신회로는 상기 제 3 단자에 접속된 제 1 전극 및 제 2 전극을 갖는 용량과,

    상기 제어신호의 소정의 타이밍에 있어서 상기 제 2 전극의 전압에 기초한 신호를 출력하는 회로를 포함하는 것을 특징으로 하는 반도체장치.
20. 청구항 19에 있어서,

    상기 제 1 배선은 싱글전송로인 것을 특징으로 하는 반도체장치.
21. 청구항 19에 있어서,

    상기 송신회로는 상기 데이터의 레벨에 따라 특정기간만큼 출력레벨을 변화시키는 회로와 제 1 전위와 제 2 전위간에 상기 제 1 배선이 기능하도록 제어하는 회로를 포함하는 것을 특징으로 하는 반도체장치.
22. 청구항 19에 있어서,

    상기 수신회로는 초퍼형 콤퍼레이터인 것을 특징으로 하는 반도체장치.
23. 청구항 19에 있어서,

    상기 제 1 배선은 복수로 이루어지고,

    상기 제 2 배선은 상기 복수의 제 1 배선에 공통으로 하나로 이루어지는 것을 특징으로 하는 반도체장치.