JPH10303994A - 送信回路、受信回路および送受信回路 - Google Patents
送信回路、受信回路および送受信回路Info
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- JPH10303994A JPH10303994A JP9110673A JP11067397A JPH10303994A JP H10303994 A JPH10303994 A JP H10303994A JP 9110673 A JP9110673 A JP 9110673A JP 11067397 A JP11067397 A JP 11067397A JP H10303994 A JPH10303994 A JP H10303994A
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- transmission
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Abstract
(57)【要約】
【課題】 １本のデータ線によって１ビットでディジタ
ル２値データを伝送する場合、伝送できる情報量が少な
い。 【解決手段】 各々２値のデータを入力とするｎ個のド
ライバ１１，１２と、これらドライバ１１，１２の各出
力データをその論理状態に基づく４通りのレベルの送信
信号に変換して出力する抵抗ブリッジ回路１３とによっ
てドライバ部１０を構成する一方、このドライバ部１０
からの送信信号を受信し、０〔Ｖ〕を除く３通りのレベ
ルを検出して２値データに変換する３個のデータ変換回
路２１-1，２１-2，２１-3と、これらデータ変換回路２
１-1，２１-2，２１-3の各出力データの論理の組み合わ
せから２個の２値データを得る論理回路２２とによって
レシシーバ部２０を構成する。
ル２値データを伝送する場合、伝送できる情報量が少な
い。 【解決手段】 各々２値のデータを入力とするｎ個のド
ライバ１１，１２と、これらドライバ１１，１２の各出
力データをその論理状態に基づく４通りのレベルの送信
信号に変換して出力する抵抗ブリッジ回路１３とによっ
てドライバ部１０を構成する一方、このドライバ部１０
からの送信信号を受信し、０〔Ｖ〕を除く３通りのレベ
ルを検出して２値データに変換する３個のデータ変換回
路２１-1，２１-2，２１-3と、これらデータ変換回路２
１-1，２１-2，２１-3の各出力データの論理の組み合わ
せから２個の２値データを得る論理回路２２とによって
レシシーバ部２０を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器における
送信回路、受信回路および送受信回路に関し、特にディ
ジタル２値論理回路を用いた送信回路、受信回路および
送受信回路に関するものである。
送信回路、受信回路および送受信回路に関し、特にディ
ジタル２値論理回路を用いた送信回路、受信回路および
送受信回路に関するものである。
【０００２】
【従来の技術】電子機器において、ディジタルデータを
伝送するための送受信回路としては、従来、図１３に示
すように、高レベル（以下、“Ｈ”レベルと記す）と低
レベル（以下、“Ｌ”レベルと記す）の２値論理である
ドライバ部（送信回路）１０１と、同様に２値論理であ
るレシーバ部（受信回路）１０２とが１対１の対応関係
をもって接続され、２値論理（“０”／“１”）のデー
タを１本のデータ線１０３を介して伝送することによっ
て情報の送受信を行う構成となっていた。
伝送するための送受信回路としては、従来、図１３に示
すように、高レベル（以下、“Ｈ”レベルと記す）と低
レベル（以下、“Ｌ”レベルと記す）の２値論理である
ドライバ部（送信回路）１０１と、同様に２値論理であ
るレシーバ部（受信回路）１０２とが１対１の対応関係
をもって接続され、２値論理（“０”／“１”）のデー
タを１本のデータ線１０３を介して伝送することによっ
て情報の送受信を行う構成となっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の送受信回路では、２値の論理回路構成となっ
ていることから、信号の送受信は１本のデータ線１０３
によって１ビットでディジタル２値データしか送受信で
きないため、伝送できる情報量が少ないなどの欠点があ
った。
成の従来の送受信回路では、２値の論理回路構成となっ
ていることから、信号の送受信は１本のデータ線１０３
によって１ビットでディジタル２値データしか送受信で
きないため、伝送できる情報量が少ないなどの欠点があ
った。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決すべくなされたものである。すなわち、本発明による
送信回路は、各々２値のデータを入力とするｎ個（ｎは
２以上の整数）のドライバと、このｎ個のドライバの各
出力データをその論理状態に基づく２n 通りのレベルの
送信信号に変換して出力するレベル変換回路とを備えた
構成となっている。
決すべくなされたものである。すなわち、本発明による
送信回路は、各々２値のデータを入力とするｎ個（ｎは
２以上の整数）のドライバと、このｎ個のドライバの各
出力データをその論理状態に基づく２n 通りのレベルの
送信信号に変換して出力するレベル変換回路とを備えた
構成となっている。
【０００５】また、本発明による受信回路は、基準レベ
ルを含む２n （ｎは２以上の整数）通りのレベルの信号
を受信し、該基準レベルを除く（２n −1)通りのレベル
を検出して２値データに変換する（２n −1)個のデータ
変換回路と、この（２n −1)個のデータ変換回路の各出
力データの論理の組み合わせからｎ個の２値のデータを
得る論理回路とを備えた構成となっている。
ルを含む２n （ｎは２以上の整数）通りのレベルの信号
を受信し、該基準レベルを除く（２n −1)通りのレベル
を検出して２値データに変換する（２n −1)個のデータ
変換回路と、この（２n −1)個のデータ変換回路の各出
力データの論理の組み合わせからｎ個の２値のデータを
得る論理回路とを備えた構成となっている。
【０００６】そして、本発明による送受信回路は、上記
構成の送信回路と、上記構成の受信回路と、この送信回
路から出力される送信信号を受信回路に送信する伝送路
とを備えた構成となっている。この送受信回路におい
て、先ず、送信回路側では、ｎ個の２値データがそれぞ
れドライバを介して入力されると、レベル変換回路はこ
れらデータをその論理状態に基づく２n 通りのレベルに
変換し、これを送信信号として出力する。この２n 通り
のレベルの送信信号は、１本の伝送路によって受信回路
に伝送される。
構成の送信回路と、上記構成の受信回路と、この送信回
路から出力される送信信号を受信回路に送信する伝送路
とを備えた構成となっている。この送受信回路におい
て、先ず、送信回路側では、ｎ個の２値データがそれぞ
れドライバを介して入力されると、レベル変換回路はこ
れらデータをその論理状態に基づく２n 通りのレベルに
変換し、これを送信信号として出力する。この２n 通り
のレベルの送信信号は、１本の伝送路によって受信回路
に伝送される。
【０００７】一方、受信回路側では、基準レベルを含む
２n 通りのレベルの信号を受信すると、データ変換回路
は基準レベルを除く（２n −1)通りのレベルにそれぞれ
対応した閾値をもって（２n −1)通りのレベルを検出
し、（２n −1)個の２値データに変換する。そして、こ
の（２n −1)個の２値データの論理の組み合わせから、
送信側のｎ個の２値データに対応したデータを再生す
る。
２n 通りのレベルの信号を受信すると、データ変換回路
は基準レベルを除く（２n −1)通りのレベルにそれぞれ
対応した閾値をもって（２n −1)通りのレベルを検出
し、（２n −1)個の２値データに変換する。そして、こ
の（２n −1)個の２値データの論理の組み合わせから、
送信側のｎ個の２値データに対応したデータを再生す
る。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。
【０００９】図１において、データを送信するドライバ
部（送信回路）１０とデータを受信するレシーバ部（受
信回路）２０とは、１対１の対応関係をもって１本のデ
ータ線（伝送路）３０を介して接続されている。ドライ
バ部１０は、２つのドライバ１１，１２と、４個の抵抗
Ｒ１１〜Ｒ１４からなる抵抗ブリッジ回路１３とから構
成されている。ドライバ１１，１２としては、ディジタ
ル汎用ロジックＩＣが用いられる。ドライバ１１，１２
の各入力端子は、第１，第２の論理入力端子１４，１５
にそれぞれ接続されている。
部（送信回路）１０とデータを受信するレシーバ部（受
信回路）２０とは、１対１の対応関係をもって１本のデ
ータ線（伝送路）３０を介して接続されている。ドライ
バ部１０は、２つのドライバ１１，１２と、４個の抵抗
Ｒ１１〜Ｒ１４からなる抵抗ブリッジ回路１３とから構
成されている。ドライバ１１，１２としては、ディジタ
ル汎用ロジックＩＣが用いられる。ドライバ１１，１２
の各入力端子は、第１，第２の論理入力端子１４，１５
にそれぞれ接続されている。
【００１０】抵抗ブリッジ回路１３において、抵抗Ｒ１
１，Ｒ１２の各一端は、ドライバ１１，１２の各出力端
子に接続されている。抵抗Ｒ１１，Ｒ１２の各他端間に
は、抵抗Ｒ１３が接続されている。また、抵抗Ｒ１２の
他端には、抵抗Ｒ１４およびデータ線３０の各一端が接
続されている。抵抗Ｒ１４の他端は、グランド（ＧＮ
Ｄ）に接続されている。この抵抗ブリッジ回路１３は、
ドライバ１１，１２の各出力データをその論理状態に基
づく４通りのレベルの送信信号に変換するレベル変換回
路として機能する。
１，Ｒ１２の各一端は、ドライバ１１，１２の各出力端
子に接続されている。抵抗Ｒ１１，Ｒ１２の各他端間に
は、抵抗Ｒ１３が接続されている。また、抵抗Ｒ１２の
他端には、抵抗Ｒ１４およびデータ線３０の各一端が接
続されている。抵抗Ｒ１４の他端は、グランド（ＧＮ
Ｄ）に接続されている。この抵抗ブリッジ回路１３は、
ドライバ１１，１２の各出力データをその論理状態に基
づく４通りのレベルの送信信号に変換するレベル変換回
路として機能する。
【００１１】レシーバ部２０は、データ線３０によって
伝送される基準レベル（本例では、ＧＮＤレベル＝０
〔Ｖ〕）を含む４通りのレベルの信号を受信し、０
〔Ｖ〕を除く３通りのレベルを検出して２値のデータに
変換する３個のデータ変換回路２１-1，２１-2，２１-3
と、これらデータ変換回路２１-1，２１-2，２１-3の各
出力データの論理の組み合わせから３個の２値のデータ
を得る論理回路２とから構成されている。
伝送される基準レベル（本例では、ＧＮＤレベル＝０
〔Ｖ〕）を含む４通りのレベルの信号を受信し、０
〔Ｖ〕を除く３通りのレベルを検出して２値のデータに
変換する３個のデータ変換回路２１-1，２１-2，２１-3
と、これらデータ変換回路２１-1，２１-2，２１-3の各
出力データの論理の組み合わせから３個の２値のデータ
を得る論理回路２とから構成されている。
【００１２】データ変換回路２１-1，２１-2，２１-3
は、受信信号のレベルを０〔Ｖ〕を除く３通りのレベル
に対応したレベルにそれぞれシフトするレベルシフト回
路２３-1，２３-2，２３-3と、これらレベルシフト回路
２３-1，２３-2，２３-3によってレベルシフトされた受
信信号のレベルを略同一の閾値で検出するレベル検出回
路２４-1，２４-2，２４-3とから構成されている。レベ
ル検出回路２４-1，２４-2，２４-3としては、例えば、
ディジタル汎用ロジックＩＣが用いられる。
は、受信信号のレベルを０〔Ｖ〕を除く３通りのレベル
に対応したレベルにそれぞれシフトするレベルシフト回
路２３-1，２３-2，２３-3と、これらレベルシフト回路
２３-1，２３-2，２３-3によってレベルシフトされた受
信信号のレベルを略同一の閾値で検出するレベル検出回
路２４-1，２４-2，２４-3とから構成されている。レベ
ル検出回路２４-1，２４-2，２４-3としては、例えば、
ディジタル汎用ロジックＩＣが用いられる。
【００１３】レベルシフト回路２３-1は、データ線３０
に一端が接続された抵抗Ｒ２１と、この抵抗Ｒ２１の他
端とプルアップ電源Ｖｃｃの間に接続された抵抗Ｒ２２
と、抵抗Ｒ２１の他端とグランドの間に接続された抵抗
Ｒ２３とからなる抵抗回路構成となっている。同様に、
レベルシフト回路２３-2は、データ線３０に一端が接続
された抵抗Ｒ２４と、この抵抗Ｒ２４の他端と電源Ｖｃ
ｃの間に接続された抵抗Ｒ２５と、抵抗Ｒ２４の他端と
グランドの間に接続された抵抗Ｒ２６とからなり、レベ
ルシフト回路２３-3は、データ線３０に一端が接続され
た抵抗Ｒ２７と、この抵抗Ｒ２７の他端と電源Ｖｃｃの
間に接続された抵抗Ｒ２８と、抵抗Ｒ２７の他端とグラ
ンドの間に接続された抵抗Ｒ２９とからなる。
に一端が接続された抵抗Ｒ２１と、この抵抗Ｒ２１の他
端とプルアップ電源Ｖｃｃの間に接続された抵抗Ｒ２２
と、抵抗Ｒ２１の他端とグランドの間に接続された抵抗
Ｒ２３とからなる抵抗回路構成となっている。同様に、
レベルシフト回路２３-2は、データ線３０に一端が接続
された抵抗Ｒ２４と、この抵抗Ｒ２４の他端と電源Ｖｃ
ｃの間に接続された抵抗Ｒ２５と、抵抗Ｒ２４の他端と
グランドの間に接続された抵抗Ｒ２６とからなり、レベ
ルシフト回路２３-3は、データ線３０に一端が接続され
た抵抗Ｒ２７と、この抵抗Ｒ２７の他端と電源Ｖｃｃの
間に接続された抵抗Ｒ２８と、抵抗Ｒ２７の他端とグラ
ンドの間に接続された抵抗Ｒ２９とからなる。
【００１４】レベル検出回路２４-1の出力端子は、ＡＮ
Ｄゲート２６-1の一方の入力端子に接続されている。レ
ベル検出回路２４-2の出力端子は、インバータ２５の入
力端子、ＡＮＤゲート２６-2の一方の入力端子および論
理出力端子２９にそれぞれ接続されている。レベル検出
回路２４-3の出力端子は、ＡＮＤゲート２６-2の他方の
入力端子に接続されている。インバータ２５の出力端子
は、ＡＮＤゲート２６-1の他方の入力端子に接続されて
いる。ＡＮＤゲート２６-1，２６-2の各出力端子は、Ｏ
Ｒゲート２７の２つの入力端子にそれぞれ接続されてい
る。ＯＲゲート２７の出力端子は、論理出力端子２８に
接続されている。
Ｄゲート２６-1の一方の入力端子に接続されている。レ
ベル検出回路２４-2の出力端子は、インバータ２５の入
力端子、ＡＮＤゲート２６-2の一方の入力端子および論
理出力端子２９にそれぞれ接続されている。レベル検出
回路２４-3の出力端子は、ＡＮＤゲート２６-2の他方の
入力端子に接続されている。インバータ２５の出力端子
は、ＡＮＤゲート２６-1の他方の入力端子に接続されて
いる。ＡＮＤゲート２６-1，２６-2の各出力端子は、Ｏ
Ｒゲート２７の２つの入力端子にそれぞれ接続されてい
る。ＯＲゲート２７の出力端子は、論理出力端子２８に
接続されている。
【００１５】次に、上記構成の本実施形態に係る送受信
回路の動作について説明する。ここで、第１，第２の論
理入力端子１４，１５には、図２に示すような２値論理
の信号ＩＮ１，信号ＩＮ２がそれぞれ入力されるものと
する。図２のタイミングチャートにおいて、Ｔ１，Ｔ
２，Ｔ３，Ｔ４の各タイミングが入力信号ＩＮ１，ＩＮ
２の論理の組み合わせ状態を表している。その状態１〜
状態４での入力信号、出力電圧、レシーバ受信出力およ
び出力論理の関係を表１に示す。
回路の動作について説明する。ここで、第１，第２の論
理入力端子１４，１５には、図２に示すような２値論理
の信号ＩＮ１，信号ＩＮ２がそれぞれ入力されるものと
する。図２のタイミングチャートにおいて、Ｔ１，Ｔ
２，Ｔ３，Ｔ４の各タイミングが入力信号ＩＮ１，ＩＮ
２の論理の組み合わせ状態を表している。その状態１〜
状態４での入力信号、出力電圧、レシーバ受信出力およ
び出力論理の関係を表１に示す。
【００１６】
【表１】
【００１７】この各状態変化に対するドライバ部１０の
出力電圧と、レシーバ部２０の各レベル検出回路２４-
1，２４-2，２４-3の各入力電圧について計算する。こ
こで、計算を簡略化するために、ドライバ部１０とレシ
ーバ部２０を分離して計算を行う。先ず、タイミングＴ
１からＴ４までの各状態でのドライバ１１，１２の各出
力電圧Ｖｏとドライバ部１０の出力電圧Ｖｏｕｔの関係
は、一例として、抵抗Ｒ１１，Ｒ１２，Ｒ１３の各抵抗
値を共に５０オーム、抵抗Ｒ１４の抵抗値を１００オー
ムとすると、以下のようになる。
出力電圧と、レシーバ部２０の各レベル検出回路２４-
1，２４-2，２４-3の各入力電圧について計算する。こ
こで、計算を簡略化するために、ドライバ部１０とレシ
ーバ部２０を分離して計算を行う。先ず、タイミングＴ
１からＴ４までの各状態でのドライバ１１，１２の各出
力電圧Ｖｏとドライバ部１０の出力電圧Ｖｏｕｔの関係
は、一例として、抵抗Ｒ１１，Ｒ１２，Ｒ１３の各抵抗
値を共に５０オーム、抵抗Ｒ１４の抵抗値を１００オー
ムとすると、以下のようになる。
【００１８】状態１では、ドライバ１１，１２の各出力
電圧Ｖｏが０〔Ｖ〕であるから、ドライバ部１０の出力
電圧Ｖｏｕｔは０〔Ｖ〕となる。状態２では、ドライバ
１２の出力電圧Ｖｏが０〔Ｖ〕であり、ドライバ１１の
出力電圧ＶｏをＶｏ１〔Ｖ〕とすると、
電圧Ｖｏが０〔Ｖ〕であるから、ドライバ部１０の出力
電圧Ｖｏｕｔは０〔Ｖ〕となる。状態２では、ドライバ
１２の出力電圧Ｖｏが０〔Ｖ〕であり、ドライバ１１の
出力電圧ＶｏをＶｏ１〔Ｖ〕とすると、
【００１９】状態３では、ドライバ１１の出力電圧Ｖｏ
が０〔Ｖ〕であり、ドライバ１２の出力電圧ＶｏをＶｏ
１〔Ｖ〕とすると、 Ｖｏｕｔ＝Ｖｏ１＊(50+50)*100/(50+50+100) ／ (50+50+100)/[｛100*(50+50)/(50+50+100) ｝+ 50 ] ＝Ｖｏ１／２〔Ｖ〕となる。 状態４では、ドライバ１１，１２の各出力電圧Ｖｏを共
にＶｏ１〔Ｖ〕とすると、 Ｖｏｕｔ＝Ｖｏ１＊100 ／ [｛50*(50+50)/(50+50+50) ｝+ 100 ] ＝Ｖｏ１＊３／４〔Ｖ〕となる。
が０〔Ｖ〕であり、ドライバ１２の出力電圧ＶｏをＶｏ
１〔Ｖ〕とすると、 Ｖｏｕｔ＝Ｖｏ１＊(50+50)*100/(50+50+100) ／ (50+50+100)/[｛100*(50+50)/(50+50+100) ｝+ 50 ] ＝Ｖｏ１／２〔Ｖ〕となる。 状態４では、ドライバ１１，１２の各出力電圧Ｖｏを共
にＶｏ１〔Ｖ〕とすると、 Ｖｏｕｔ＝Ｖｏ１＊100 ／ [｛50*(50+50)/(50+50+50) ｝+ 100 ] ＝Ｖｏ１＊３／４〔Ｖ〕となる。
【００２０】以上から明らかなように、ドライバ部１０
においては、入力信号ＩＮ１，ＩＮ２の論理の組み合わ
せによる４つの状態、即ち状態１，状態２，状態３，状
態４に対し、出力電圧Ｖｏｕｔが０〔Ｖ〕，Ｖｏ１／４
〔Ｖ〕，Ｖｏ１／２〔Ｖ〕，Ｖｏ１＊３／４〔Ｖ〕の４
通りの電圧レベルを採る。
においては、入力信号ＩＮ１，ＩＮ２の論理の組み合わ
せによる４つの状態、即ち状態１，状態２，状態３，状
態４に対し、出力電圧Ｖｏｕｔが０〔Ｖ〕，Ｖｏ１／４
〔Ｖ〕，Ｖｏ１／２〔Ｖ〕，Ｖｏ１＊３／４〔Ｖ〕の４
通りの電圧レベルを採る。
【００２１】一方、レシーバ部２０においては、ドライ
バ部１０の４状態の出力電圧Ｖｏｕｔのうちの０〔Ｖ〕
を除く３状態の電圧レベルを、レベル検出回路２４-1，
２４-2，２４-3によってそれぞれ検出できるように、抵
抗Ｒ２１〜Ｒ２９の抵抗比を設定する。一例として、抵
抗Ｒ２１，Ｒ２２，Ｒ２３の各抵抗値を共に６．２Ｋオ
ーム、抵抗Ｒ２４，Ｒ２６，Ｒ２８の各抵抗値を共に１
０Ｋオーム、抵抗Ｒ２５の抵抗値を９．１Ｋオーム、抵
抗Ｒ２７の抵抗値を５．６Ｋオーム、抵抗Ｒ２９の抵抗
値を３．９Ｋオームにそれぞれ設定する。
バ部１０の４状態の出力電圧Ｖｏｕｔのうちの０〔Ｖ〕
を除く３状態の電圧レベルを、レベル検出回路２４-1，
２４-2，２４-3によってそれぞれ検出できるように、抵
抗Ｒ２１〜Ｒ２９の抵抗比を設定する。一例として、抵
抗Ｒ２１，Ｒ２２，Ｒ２３の各抵抗値を共に６．２Ｋオ
ーム、抵抗Ｒ２４，Ｒ２６，Ｒ２８の各抵抗値を共に１
０Ｋオーム、抵抗Ｒ２５の抵抗値を９．１Ｋオーム、抵
抗Ｒ２７の抵抗値を５．６Ｋオーム、抵抗Ｒ２９の抵抗
値を３．９Ｋオームにそれぞれ設定する。
【００２２】このレシーバ部２０において、状態１から
状態２へ、又は状態２から状態１への変化をレベル検出
回路２４-1が検出する。状態１から状態３へ、又は状態
３から状態１への変化をレベル検出回路２４-1，２４-2
が検出する。状態１から状態４へ、又は状態４から状態
１への変化をレベル検出回路２４-1，２４-2，２４-3が
検出する。また、状態２から状態３へ、又は状態３から
状態２への変化をレベル検出回路２４-2が検出する。状
態３から状態４へ、又は状態４から状態３への変化をレ
ベル検出回路２４-3が検出する。
状態２へ、又は状態２から状態１への変化をレベル検出
回路２４-1が検出する。状態１から状態３へ、又は状態
３から状態１への変化をレベル検出回路２４-1，２４-2
が検出する。状態１から状態４へ、又は状態４から状態
１への変化をレベル検出回路２４-1，２４-2，２４-3が
検出する。また、状態２から状態３へ、又は状態３から
状態２への変化をレベル検出回路２４-2が検出する。状
態３から状態４へ、又は状態４から状態３への変化をレ
ベル検出回路２４-3が検出する。
【００２３】以上のような検出条件から、抵抗Ｒ２１〜
Ｒ２３の抵抗比で決まるデータ変換回路２１-1の閾値を
Ｖｏ１／４に設定する。また、抵抗Ｒ２４〜Ｒ２６の抵
抗比で決まるデータ変換回路２１-2の閾値をＶｏ１／２
に、抵抗Ｒ２７〜Ｒ２９の抵抗比で決まるデータ変換回
路２１-3の閾値をＶｏ１＊３／４にそれぞれ設定するこ
とにする。
Ｒ２３の抵抗比で決まるデータ変換回路２１-1の閾値を
Ｖｏ１／４に設定する。また、抵抗Ｒ２４〜Ｒ２６の抵
抗比で決まるデータ変換回路２１-2の閾値をＶｏ１／２
に、抵抗Ｒ２７〜Ｒ２９の抵抗比で決まるデータ変換回
路２１-3の閾値をＶｏ１＊３／４にそれぞれ設定するこ
とにする。
【００２４】ここで、本例では、レベル検出回路２４-
1，２４-2，２４-3としてディジタル汎用ロジックＩＣ
を用いていることから、それらの閾値電圧は１．５
〔Ｖ〕であり、また出力電圧（“Ｌ”レベル：Ｖｏ１）
を０〔Ｖ〕、出力電圧（“Ｈ”レベル：Ｖｏ１）を２．
７〔Ｖ〕、レシーバ部２０のプルアップ電源Ｖｃｃの電
源電圧を５〔Ｖ〕とすると、 Ｖｏ１＊１／４＝０．６７５〔Ｖ〕 Ｖｏ１＊１／２＝１．３５〔Ｖ〕 Ｖｏ１＊３／４＝２．０２５〔Ｖ〕 となる。
1，２４-2，２４-3としてディジタル汎用ロジックＩＣ
を用いていることから、それらの閾値電圧は１．５
〔Ｖ〕であり、また出力電圧（“Ｌ”レベル：Ｖｏ１）
を０〔Ｖ〕、出力電圧（“Ｈ”レベル：Ｖｏ１）を２．
７〔Ｖ〕、レシーバ部２０のプルアップ電源Ｖｃｃの電
源電圧を５〔Ｖ〕とすると、 Ｖｏ１＊１／４＝０．６７５〔Ｖ〕 Ｖｏ１＊１／２＝１．３５〔Ｖ〕 Ｖｏ１＊３／４＝２．０２５〔Ｖ〕 となる。
【００２５】以上の条件より、レベル検出回路２４-1，
２４-2，２４-3の各受信電圧を計算すると、状態１の検
出は、レベル検出回路２４-1，２４-2，２４-3の出力が
すべて“Ｌ”レベルのときである。この状態１の場合の
等価回路およびＳｐｉｃｅによるシミュレーション結果
を図３および図４に示す。
２４-2，２４-3の各受信電圧を計算すると、状態１の検
出は、レベル検出回路２４-1，２４-2，２４-3の出力が
すべて“Ｌ”レベルのときである。この状態１の場合の
等価回路およびＳｐｉｃｅによるシミュレーション結果
を図３および図４に示す。
【００２６】状態１から状態２への変化は、ドライバ１
１の出力が“Ｌ”レベルから“Ｈ”レベルへ、ドライバ
１２の出力が“Ｈ”レベルから“Ｌ”レベルへそれぞれ
遷移したときの状態である。このとき、ドライバ部１０
の出力電圧Ｖｏｕｔのレベルは、０〔Ｖ〕から０．６７
５〔Ｖ〕に変化する。この電圧がレシーバ部２０のレベ
ルシフト回路２３-1，２３-2，２３-3でレベルシフトさ
れると、レベル検出回路２４-1の入力電圧が１．３５
〔Ｖ〕から１．６４〔Ｖ〕に変化する。
１の出力が“Ｌ”レベルから“Ｈ”レベルへ、ドライバ
１２の出力が“Ｈ”レベルから“Ｌ”レベルへそれぞれ
遷移したときの状態である。このとき、ドライバ部１０
の出力電圧Ｖｏｕｔのレベルは、０〔Ｖ〕から０．６７
５〔Ｖ〕に変化する。この電圧がレシーバ部２０のレベ
ルシフト回路２３-1，２３-2，２３-3でレベルシフトさ
れると、レベル検出回路２４-1の入力電圧が１．３５
〔Ｖ〕から１．６４〔Ｖ〕に変化する。
【００２７】また、レベル検出回路２４-2の入力電圧が
１．１４〔Ｖ〕から１．３８〔Ｖ〕に変化し、同様に、
レベル検出回路２４-3の入力電圧が０．９７〔Ｖ〕から
１．１８〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、出力反転するのはレベル検出回路２４-1のみ
で、レベル検出回路２４-2，２４-3の各出力は“Ｌ”レ
ベルのまま変化しない。この状態２の場合の等価回路お
よびＳｐｉｃｅによるシミュレーション結果を図５およ
び図６に示す。
１．１４〔Ｖ〕から１．３８〔Ｖ〕に変化し、同様に、
レベル検出回路２４-3の入力電圧が０．９７〔Ｖ〕から
１．１８〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、出力反転するのはレベル検出回路２４-1のみ
で、レベル検出回路２４-2，２４-3の各出力は“Ｌ”レ
ベルのまま変化しない。この状態２の場合の等価回路お
よびＳｐｉｃｅによるシミュレーション結果を図５およ
び図６に示す。
【００２８】状態２から状態３への変化は、ドライバ１
１の出力が“Ｈ”レベルから“Ｌ”レベルへ、ドライバ
１２の出力が“Ｌ”レベルから“Ｈ”レベルへそれぞれ
遷移したときの状態である。このとき、ドライバ部１０
の出力電圧Ｖｏｕｔのレベルは、０．６７５〔Ｖ〕から
１．３５〔Ｖ〕に変化する。この電圧がレシーバ部２０
のレベルシフト回路２３-1，２３-2，２３-3でレベルシ
フトされると、レベル検出回路２４-1の入力電圧が１．
６４〔Ｖ〕から１．９４〔Ｖ〕に変化する。
１の出力が“Ｈ”レベルから“Ｌ”レベルへ、ドライバ
１２の出力が“Ｌ”レベルから“Ｈ”レベルへそれぞれ
遷移したときの状態である。このとき、ドライバ部１０
の出力電圧Ｖｏｕｔのレベルは、０．６７５〔Ｖ〕から
１．３５〔Ｖ〕に変化する。この電圧がレシーバ部２０
のレベルシフト回路２３-1，２３-2，２３-3でレベルシ
フトされると、レベル検出回路２４-1の入力電圧が１．
６４〔Ｖ〕から１．９４〔Ｖ〕に変化する。
【００２９】また、レベル検出回路２４-2の入力電圧が
１．３８〔Ｖ〕から１．６３〔Ｖ〕に変化し、同様に、
レベル検出回路２４-3の入力電圧が１．１８〔Ｖ〕から
１．３９〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、出力反転するのはレベル検出回路２４-1とレベ
ル検出回路２４-2で、レベル検出回路２４-3の出力は
“Ｌ”レベルのまま変化しない。この状態３の場合の等
価回路およびＳｐｉｃｅによるシミュレーション結果を
図７および図８に示す。
１．３８〔Ｖ〕から１．６３〔Ｖ〕に変化し、同様に、
レベル検出回路２４-3の入力電圧が１．１８〔Ｖ〕から
１．３９〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、出力反転するのはレベル検出回路２４-1とレベ
ル検出回路２４-2で、レベル検出回路２４-3の出力は
“Ｌ”レベルのまま変化しない。この状態３の場合の等
価回路およびＳｐｉｃｅによるシミュレーション結果を
図７および図８に示す。
【００３０】状態３から状態４への変化は、ドライバ１
１の出力が“Ｌ”レベルから“Ｈ”レベルへ遷移し、ド
ライバ１２の出力は“Ｈ”レベルのままの状態である。
このとき、ドライバ部１０の出力電圧Ｖｏｕｔのレベル
は１．３５〔Ｖ〕から２．０２５〔Ｖ〕に変化する。こ
の電圧がレシーバ部２０のレベルシフト回路２３-1，２
３-2，２３-3でレベルシフトされると、レベル検出回路
２４-1の入力電圧が１．９４〔Ｖ〕から２．２３〔Ｖ〕
に変化する。
１の出力が“Ｌ”レベルから“Ｈ”レベルへ遷移し、ド
ライバ１２の出力は“Ｈ”レベルのままの状態である。
このとき、ドライバ部１０の出力電圧Ｖｏｕｔのレベル
は１．３５〔Ｖ〕から２．０２５〔Ｖ〕に変化する。こ
の電圧がレシーバ部２０のレベルシフト回路２３-1，２
３-2，２３-3でレベルシフトされると、レベル検出回路
２４-1の入力電圧が１．９４〔Ｖ〕から２．２３〔Ｖ〕
に変化する。
【００３１】また、レベル検出回路２２の入力電圧が
１．６３〔Ｖ〕から１．８９〔Ｖ〕に変化し、同様に、
レベル検出回路２３の入力電圧が１．３９〔Ｖ〕から
１．５９〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、レベル検出回路２４-1，２４-2，２４-3のすべ
ての出力が反転する。この状態４の場合の等価回路およ
びＳｐｉｃｅによるシミュレーション結果を図９および
図１０に示す。
１．６３〔Ｖ〕から１．８９〔Ｖ〕に変化し、同様に、
レベル検出回路２３の入力電圧が１．３９〔Ｖ〕から
１．５９〔Ｖ〕に変化する。ここで、各レベル検出回路
２４-1，２４-2，２４-3の閾値電圧が１．５〔Ｖ〕であ
るから、レベル検出回路２４-1，２４-2，２４-3のすべ
ての出力が反転する。この状態４の場合の等価回路およ
びＳｐｉｃｅによるシミュレーション結果を図９および
図１０に示す。
【００３２】以上の状態遷移を表したものが表１であ
る。レベル検出回路２４-1，２４-2，２４-3の出力を、
インバータ２５、ＡＮＤゲート２６-1，２６-2およびＯ
Ｒゲート２７からなる論理回路２２で論理を組み、その
論理出力をＯＵＴ１，ＯＵＴ２として論理出力端子２
８，２９から導出するものとすると、受信信号の組み合
わせが、送信状態１〜４と同じであることがわかる。
る。レベル検出回路２４-1，２４-2，２４-3の出力を、
インバータ２５、ＡＮＤゲート２６-1，２６-2およびＯ
Ｒゲート２７からなる論理回路２２で論理を組み、その
論理出力をＯＵＴ１，ＯＵＴ２として論理出力端子２
８，２９から導出するものとすると、受信信号の組み合
わせが、送信状態１〜４と同じであることがわかる。
【００３３】上述したように、本実施形態に係るドライ
バ部（送信回路）１０においては、例えば２つのドライ
バ１１，１２を用いるとともに、これらドライバ１１，
１２の各出力データを抵抗Ｒ１１〜Ｒ１４からなる抵抗
ブリッジ回路１３を用いて２値の論理状態に基づく４値
の送信信号に変換するようにしたことで、１本のデータ
線（伝送路）３０で２倍の情報量を伝送することができ
る。
バ部（送信回路）１０においては、例えば２つのドライ
バ１１，１２を用いるとともに、これらドライバ１１，
１２の各出力データを抵抗Ｒ１１〜Ｒ１４からなる抵抗
ブリッジ回路１３を用いて２値の論理状態に基づく４値
の送信信号に変換するようにしたことで、１本のデータ
線（伝送路）３０で２倍の情報量を伝送することができ
る。
【００３４】また、本実施形態に係るレシーバ部（受信
回路）２０においては、受信した信号をその基準レベル
（本例では、０〔Ｖ〕）を除く３通りのレベルを検出し
て２値データに変換する３個のデータ変換回路２４-1，
２４-2，２４-3を用いるとともに、これらデータ変換回
路２４-1，２４-2，２４-3の各出力データの論理の組み
合わせを行うようにしたことで、１本のデータ線３０に
よって伝送された２倍の情報量を持つ受信信号から２つ
の２値データを再生することができる。
回路）２０においては、受信した信号をその基準レベル
（本例では、０〔Ｖ〕）を除く３通りのレベルを検出し
て２値データに変換する３個のデータ変換回路２４-1，
２４-2，２４-3を用いるとともに、これらデータ変換回
路２４-1，２４-2，２４-3の各出力データの論理の組み
合わせを行うようにしたことで、１本のデータ線３０に
よって伝送された２倍の情報量を持つ受信信号から２つ
の２値データを再生することができる。
【００３５】したがって、これらドライバ部１０とレシ
ーバ部３０の組み合わせからなる送受信回路によれば、
１本のデータ線３０で２倍の情報量の送受信が可能とな
る。また、図１１に示すように、ドライバ部１０および
レシーバ部２０をそれぞれｍ個（ｍは２以上の整数）並
列に接続し、ｍ個のドライバ部１０-1〜１０-mとｍ個の
レシーバ部２０-1〜２０-mとをバス接続することによ
り、多重化量をさらに増やして伝送情報量を増大させる
ことができる。
ーバ部３０の組み合わせからなる送受信回路によれば、
１本のデータ線３０で２倍の情報量の送受信が可能とな
る。また、図１１に示すように、ドライバ部１０および
レシーバ部２０をそれぞれｍ個（ｍは２以上の整数）並
列に接続し、ｍ個のドライバ部１０-1〜１０-mとｍ個の
レシーバ部２０-1〜２０-mとをバス接続することによ
り、多重化量をさらに増やして伝送情報量を増大させる
ことができる。
【００３６】なお、上記実施形態においては、レシーバ
部２０のレベル検出回路２４-1，２４-2，２４-3とし
て、ディジタル汎用ロジックＩＣを用いるとしたが、こ
れに限定されるものではなく、例えばオペアンプを用い
ることも可能である。オペアンプを用いた場合には、各
閾値を送信信号のレベルに合わせて任意に設定できるこ
とから、ドライブ部１０において各状態間の送信信号の
レベルを均等に割り振ることができ、しかも図１におけ
るレベルシフト回路２３-1，２３-2，２３-3が不要にな
る。
部２０のレベル検出回路２４-1，２４-2，２４-3とし
て、ディジタル汎用ロジックＩＣを用いるとしたが、こ
れに限定されるものではなく、例えばオペアンプを用い
ることも可能である。オペアンプを用いた場合には、各
閾値を送信信号のレベルに合わせて任意に設定できるこ
とから、ドライブ部１０において各状態間の送信信号の
レベルを均等に割り振ることができ、しかも図１におけ
るレベルシフト回路２３-1，２３-2，２３-3が不要にな
る。
【００３７】また、上記実施形態においては、ドライバ
部１０に２個のドライバ１１，１２を用い、２つの入力
信号ＩＮ１，ＩＮ２をその論理状態に基づいて４通りの
レベルの送信信号に変換して送信する構成としたが、３
個以上のドライバを用いて１本の伝送路で伝送する情報
をさらに多値化することも可能である。図１２に、ｎ個
のドライバを用いた場合の回路構成を示す。
部１０に２個のドライバ１１，１２を用い、２つの入力
信号ＩＮ１，ＩＮ２をその論理状態に基づいて４通りの
レベルの送信信号に変換して送信する構成としたが、３
個以上のドライバを用いて１本の伝送路で伝送する情報
をさらに多値化することも可能である。図１２に、ｎ個
のドライバを用いた場合の回路構成を示す。
【００３８】図１２において、ｎ個のドライバ４１-1〜
４１-nの各入力端子は第１〜第ｎの論理入力端子４２-1
〜４２-nにそれぞれ接続されている。ドライバ４１-1〜
４１-nの各出力端子には、抵抗Ｒ４１-1〜Ｒ４１-nの各
一端が接続されている。抵抗Ｒ４１-2の他端は出力端子
４３に接続されるとともに、抵抗Ｒ４２を介してグラン
ドに接続されている。抵抗Ｒ４１-1の他端は、抵抗Ｒ４
３-1を介して抵抗Ｒ４１-2の他端に接続されている。以
下、順に同様の接続がなされている。
４１-nの各入力端子は第１〜第ｎの論理入力端子４２-1
〜４２-nにそれぞれ接続されている。ドライバ４１-1〜
４１-nの各出力端子には、抵抗Ｒ４１-1〜Ｒ４１-nの各
一端が接続されている。抵抗Ｒ４１-2の他端は出力端子
４３に接続されるとともに、抵抗Ｒ４２を介してグラン
ドに接続されている。抵抗Ｒ４１-1の他端は、抵抗Ｒ４
３-1を介して抵抗Ｒ４１-2の他端に接続されている。以
下、順に同様の接続がなされている。
【００３９】このように、ｎ個のドライバ４１-1〜４１
-nを用いることで、ドライバ４１-1からドライバ４１-n
までのビットの組み合わせの状態数（＝２n ）だけ出力
端子４３での電圧変化の種類が存在し、１本の伝送路で
伝送できる情報をさらに多値化できるため、その分だけ
伝送路の本数を減らすことができる。したがって、バス
接続伝送などに適用可能である。
-nを用いることで、ドライバ４１-1からドライバ４１-n
までのビットの組み合わせの状態数（＝２n ）だけ出力
端子４３での電圧変化の種類が存在し、１本の伝送路で
伝送できる情報をさらに多値化できるため、その分だけ
伝送路の本数を減らすことができる。したがって、バス
接続伝送などに適用可能である。
【００４０】なお、この変形例に係るドライバ部（送信
回路）に対応して、レシーバ部（受信回路）側について
も同様に、データ変換回路を（２n −１）個設け、これ
らデータ変換回路の各出力データの論理の組み合わせか
らｎ個の２値データを得る構成とすれば良い。
回路）に対応して、レシーバ部（受信回路）側について
も同様に、データ変換回路を（２n −１）個設け、これ
らデータ変換回路の各出力データの論理の組み合わせか
らｎ個の２値データを得る構成とすれば良い。
【００４１】
【発明の効果】以上説明したように、本発明による送信
回路においては、ｎ個の２値データをその論理状態に基
づく２n 通りのレベルに変換し、これを送信信号として
出力するようにしたことにより、１本の伝送路で伝送で
きる情報を多値化できるとともに、伝送路の本数を低減
できる。
回路においては、ｎ個の２値データをその論理状態に基
づく２n 通りのレベルに変換し、これを送信信号として
出力するようにしたことにより、１本の伝送路で伝送で
きる情報を多値化できるとともに、伝送路の本数を低減
できる。
【００４２】また、本発明による受信回路においては、
基準レベルを含む２n 通りのレベルの受信信号を、基準
レベルを除く（２n −1)通りのレベルを検出することに
よって（２n −1)個の２値データに変換し、これら２値
データの論理の組み合わせからｎ個の２値のデータを得
るようにしたことにより、１本の伝送路によって伝送さ
れた多値化情報を元の２値データに再現することができ
る。
基準レベルを含む２n 通りのレベルの受信信号を、基準
レベルを除く（２n −1)通りのレベルを検出することに
よって（２n −1)個の２値データに変換し、これら２値
データの論理の組み合わせからｎ個の２値のデータを得
るようにしたことにより、１本の伝送路によって伝送さ
れた多値化情報を元の２値データに再現することができ
る。
【図１】本発明の一実施形態を示す回路図である。
【図２】２つの入力信号ＩＮ１，ＩＮ２の波形図であ
る。
る。
【図３】状態１の場合の等価回路図である。
【図４】状態１の場合のシミュレーション結果を示す特
性図である。
性図である。
【図５】状態２の場合の等価回路図である。
【図６】状態２の場合のシミュレーション結果を示す特
性図である。
性図である。
【図７】状態３の場合の等価回路図である。
【図８】状態３の場合のシミュレーション結果を示す特
性図である。
性図である。
【図９】状態４の場合の等価回路図である。
【図１０】状態４の場合のシミュレーション結果を示す
特性図である。
特性図である。
【図１１】本発明の応用例を示す構成図である。
【図１２】本発明の変形例を示す回路図である。
【図１３】従来例を示すブロック図である。
１０ ドライバ部 １１，１２ ドライバ １３ 抵抗ブリッジ回路 ２０ レシーバ回路 ２１-1，２１-2，２１-3 データ変換回路 ２２ 論理回路 ２３-1，２３-2，２３-3 レベルシフト回路 ２４-1，２４-2，２４-3 レベル検出回路
Claims (8)
- 【請求項１】 各々２値のデータを入力とするｎ個（ｎ
は２以上の整数）のドライバと、 前記ｎ個のドライバの各出力データをその論理状態に基
づく２n 通りのレベルの送信信号に変換して出力するレ
ベル変換回路とを備えたことを特徴とする送信回路。 - 【請求項２】 基準レベルを含む２n （ｎは２以上の整
数）通りのレベルの信号を受信し、該基準レベルを除く
（２n −1)通りのレベルを検出して２値データに変換す
る（２n −1)個のデータ変換回路と、 前記（２n −1)個のデータ変換回路の各出力データの論
理の組み合わせからｎ個の２値のデータを得る論理回路
とを備えたことを特徴とする受信回路。 - 【請求項３】 前記（２n −1)個のデータ変換回路は、
受信信号のレベルを前記（２n −1)通りのレベルに対応
したレベルにそれぞれシフトする（２n −1)個のレベル
シフト回路と、前記（２n −1)個のレベルシフト回路に
よってレベルシフトされた前記受信信号のレベルを略同
一の閾値で検出する（２n −1)個のレベル検出回路とか
らなることを特徴とする請求項２記載の受信回路。 - 【請求項４】 前記（２n −1)個のデータ変換回路は、
受信信号のレベルを前記（２n −1)通りのレベルにそれ
ぞれ対応した閾値で検出する（２n −1)個のレベル検出
回路からなることを特徴とする請求項２記載の受信回
路。 - 【請求項５】 請求項１記載の送信回路と、 請求項２記載の受信回路と、 前記送信回路から出力される送信信号を前記受信回路に
伝送する伝送路ととを備えたことを特徴とする送受信回
路。 - 【請求項６】 前記（２n −1)個のデータ変換回路は、
受信信号のレベルを前記（２n −1)通りのレベルに対応
したレベルにそれぞれシフトする（２n −1)個のレベル
シフト回路と、前記（２n −1)個のレベルシフト回路に
よってレベルシフトされた前記受信信号のレベルを略同
一の閾値で検出する（２n −1)個のレベル検出回路とか
らなることを特徴とする請求項５記載の送受信回路。 - 【請求項７】 前記（２n −1)個のデータ変換回路は、
受信信号のレベルを前記（２n −1)通りのレベルにそれ
ぞれ対応した閾値で検出する（２n −1)個のレベル検出
回路からなることを特徴とする請求項５記載の送受信回
路。 - 【請求項８】 前記送信回路および前記受信回路がそれ
ぞれ複数個並列に接続されて設けられていることを特徴
とする請求項５記載の送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110673A JPH10303994A (ja) | 1997-04-28 | 1997-04-28 | 送信回路、受信回路および送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110673A JPH10303994A (ja) | 1997-04-28 | 1997-04-28 | 送信回路、受信回路および送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303994A true JPH10303994A (ja) | 1998-11-13 |
Family
ID=14541566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9110673A Pending JPH10303994A (ja) | 1997-04-28 | 1997-04-28 | 送信回路、受信回路および送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390582B1 (ko) * | 2001-05-10 | 2003-07-07 | 주식회사 라이온텍 | 펄스폭 비트 반전을 이용한 송신장치, 수신장치 및 이를이용한 전송장치 및 선로 부호화 방법 |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| WO2024004607A1 (ja) * | 2022-06-28 | 2024-01-04 | ソニーセミコンダクタソリューションズ株式会社 | データ処理装置、及び、データ処理方法 |
-
1997
- 1997-04-28 JP JP9110673A patent/JPH10303994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390582B1 (ko) * | 2001-05-10 | 2003-07-07 | 주식회사 라이온텍 | 펄스폭 비트 반전을 이용한 송신장치, 수신장치 및 이를이용한 전송장치 및 선로 부호화 방법 |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| WO2024004607A1 (ja) * | 2022-06-28 | 2024-01-04 | ソニーセミコンダクタソリューションズ株式会社 | データ処理装置、及び、データ処理方法 |
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