RU1805470C - Выходной блок тестера дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  в составе тестеров дл  контрол  цифровых блоков. Цель изобретени  - расширение области применени  и повышение достоверности контрол . Блок содержит шифратор логических состо ний, триггер, инвертор с открытым коллектором, элемент равнозначности , элемент И, триггер, узел согласовани  нагрузки, входной регистр, элементы разв зки, токозадающие элементы, выходной регистр, вход/выход, информационные выходы, выход сигнала Короткое замыкание , вход задани  режима работы, тактовый вход, вход строба, вход сброса и входы задани  типа нагрузки. Цель достигаетс  за счет обеспечени  возможности контрол  устройств с различной схемно-технологиче- ской реализацией микросхем, а также возможности определени  короткого замыкани  двунаправленного вывода объекта контрол .2 ил. Ё

Description

Изобретение относитс  к вычислительной технике и может быть использоватьс  в составе тестеров дл  контрол  цифровых логических блоков ТТЛ, КМОП и других совместимых с ними по уровн м сигналов.

Цель изобретени  - расширение области применени  и повышение достоверности контрол .

На фиг.1 представлена схема блока; на фиг.2 - временна  диаграмма его работы.

Блок содержит шифратор 1 логических состо ний, триггер2, инвертор 3 с открытым коллектором, элемент 4 равнозначности, элемент И 5, триггер 6, узел 7 согласовани  нагрузки, входной регистр 8, элементы 9, 10 разв зки, токозадающие элементы 11, 12, выходной регистр 13, вход/выход 14, информационные выходы 15, выход 16 сигнала Короткое замыкание, вход 17 задани  режима работы, тактовый вход 18, вход 19 строба, вход 20 сброса и входы 21 задани  типа нагрузки, На чертеже показаны также объект 22 контрол  и шина 23 логической единицы.

Выходной блок работает следующим образом.

Циклом проверки объекта контрол  (О К) 22 считаетс  фиксированный поток цифровых последовательностей, повтор ющийс  через определенные (обычно равные) промежутки времени, При этом выходной блок тестера, подключенный к двунаправленному выводу ОК 22, может работать как в режиме выдачи, так и в режиме приема информации.

В режиме выдачи на вход 17 подаетс  как 1, так и О, которые,проход  через триггер 2 и инвертор 3 с открытым коллекто00

о ел J VI о

ром, определ ют входные логические уровни дл  ОК 22 соответственно как О и 1. При этом О на входе 17 переводит инвертор 3 в пассивное состо ние, а уровень 1 формируетс  узлом 7.

В режиме выдачи определ етс  короткое замыкание двунаправленного вывода ОК, при котором сигналы на выходе триггера 2 и инвертора 3 совпадают по уровню. В результате на выходе элемента 4 формируетс  уровень 1, что приводит при наличии строба на входе 19 к установке триггера 6 в 1 и по влению сигнала на выходе 16 блока .

Одновременно сигнал с выхода элемента И 5 устанавливает в О триггер 2. По окончании строба сигнал сброса снимаетс  и в триггер 2 можно записывать информацию со входа 17.

В те моменты времени, когда по логике проверки двунаправленный вход ОК 22 должен перейти в режим выдачи, а выходной блок - в режим приема информации, на вход 17 подаетс  уровень О, инвертор 3 переводитс  в пассивное состо ние и двоична  последовательность с выхода ОК 22 принимаетс  шифратором 1.

Значение третьего состо ни  на входе шифратора 1 кодируетс  им как 1,0, логической единицы - как 1, логического нул  - как О, О. Результат фиксируетс  в регистре 13 с помощью строба на входе 19, местоположение которого внутри такта выдачи данных можно мен ть.

На фиг.2 показан фрагмент цифровой последовательности (фиг.2,6) от ОК 22 и два примера поступлени  строба. Если фронты реального сигнала значительно отличаютс  от эталонного (фиг.26, пунктир), то цифровой код,- формируемый шифратором 1, будет также отличатьс  от эталонного и квалифицироватьс  как ошибочный (фиг.2,6). Измен   при разных проверках местонахождение строба можно добитьс  эталонной цифровой последовательности (сдвиг по времени в дальнейшей обработке сигнала корректируетс ), определив с определенной дискретностью динамические искажени  реального сигнала (фиг.2,е).

Дл  нормальной работы инвертора Зс открытым коллектором к его выходу через диоды 9 и 10 подключаютс  резисторы 11 и 12, входные выводы которых соединены с шиной +5 В. Подключение резисторов к выходу инвертора 3 осуществл етс  с помощью кода, записанного в регистр 8 по входам 21. Резисторы 11 и 12 имеют разное сопротивление: один из низ - величиной, пор дка сотен Ом, второй - единиц КОм. Ноль на каком-либо выходе регистра шунтирует соответствующий резистор и, следовательно , отключает его от инвертора 3. Подключа  тот или другой резистор или оба сразу, можно изменить величину сопротивлени  в широких пределах,

Уменьша  величину общего сопротивлени  на выходе инвертора 3, можно увеличить крутизну фронтов цифрового сигнала, исправить искажени  формы, возникающие

из-за вли ни  емкости монтажа. Увеличива  сопротивление, можно снизить потребление тока от объекта 22 контрол  и проверить микромощную логику, например КМОП.

При отключенном объекте контрол  можно проверить правильность работы тестера , в состав которого входит данный выходной блок, кодиру  с помощью шифратора 1 цифровые последовательности формируемые тестером.

Claims (1)

1. Формула изобретени  Выходной блок тестера дл  контрол  цифровых блоков, содержащий первый

   триггер, элемент И и шифратор логических состо ний, вход которого  вл етс  входом-выходом блока дл  подключени  к двунаправленному выводу объекта контрол , отличающийс  тем, что с целью

   расширени  области применени  и повышени  достоверности контрол , в него введены выходной регистр, второй триггер , инвертор с открытым коллектором, элемент равнозначности и узел согласовани 

   нагрузки, содержащий входной регистр, два токозадающих элемента и два элемента разв зки , причем первый и второй разр дные выходы входного регистра соединены с первыми выводами соответственно первого и

   второго токозадающих элементов и с анодами соответственно первого и второго элементов разв зки, вторые выводы первого и второго токозадающих элементов подключены к шине логической единицы, выход

   первого триггера соединен с первым входом элемента равнозначности, через инвертор с открытым коллектором - с катодами первого и второго элементов разв зки, с входом шифратора логических состо ний

   и вторым входом равнозначности, выход которого соединен с первым входом элемента И, выход которого соединен с входом сброса первого триггера и с установочным входом второго триггера, выход которого

    вл етс  выходом сигнала Короткое замыкание блока, первый и второй выходы шифратора логических состо ний соединены с первым и вторым информационными входами выходного регистра, первый и вто- рой разр дные выходы которого образуют

   информационные выходы блока, вход записи выходного регистра и второй вход элемента И образуют вход строба блока, информационный и тактовый входы первого триггера  втактовым входом блока соответст вход сброса второго триггера  вл ет дом сброса блока, первый и второй ин ционные входы входного регистра об

   л ютс  входом задани  режима работы и 5 входы задани  типа нагрузки блока.

   тактовым входом блока соответственно, вход сброса второго триггера  вл етс  входом сброса блока, первый и второй информационные входы входного регистра образуют

   Фиг. Г

   Редактор

   Фиг. 2

   35

   40

   45

   50

   Составитель 3,Моисеенко

   Техред М.МоргенталКорректор С. Пекарь

   л

   Ј