SU1184014A1 - Устройство дл контрол посто нной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор сигналов, счетчик выходных сигналов, элементы И, первый элемент задержки, коммутатор, счетчик адресов, формирователи уровней сигналов, пороговые элементы, преобразователь кодов, индикаторы, регистр сдвига и сумматор по модулю . два, причем выход генератора сигналов соединен с первыми входами элементов И, входами первого элемента задержки и счетчика выходных сигналов , выходы которого подключены к одним из входов коммутатора, а выход переполнени  соединен с входом счетчика адресов, выходы которого подключены к вторым входам элементов И, выходы которых соединены с входами формирователей уровней сигналов, выход первого элемента задержки подключен к тактовому входу регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, а выходы подключены к входам преобразовател  кодов, выходы которого соединены с входами индикаторов , одни из выходов регистра сдвига подключены к одним из входов сумматора по модулю два, другие входы коммутатора соединены с выходами пороговых элементов, входы которых  вл ютс  входами устройства, адресными и тактовым выходами которого  вл ютс  соответственно выходы формирователей уровней сигналов и выход генератора сигналов, отличающеес  тем, что, с целью повышеi ни  достоверности контрол , в него введены мультиплексор, дешифратор, (Л элементы НЕ, второй и третий элементы задержки, причем выход второго элемента задержки подключен к входу первого элемента НЕ, выход которого и выход третьего элемента задержки соединены с входами мультиплексора, вькод которого подключен к другому 00 входу сумматора по модулю два, выход i4 дешифратора соединен с первым управл ющим входом мультиплексора и входом второго элемента НЕ, выход кото4 рого подключен к второму управл ющему входу мультиплексора, один из входов дешифратора и входы второго и третьего элементов задержки соединены с выходом коммутатора, другие входы дешифратора подключены к выходам регистра сдвига.

Description

Изобретение относитс  к вычислигслыюн технике и может быть использовано дл  профилактического контрол исправности посто нной пам ти, а так же п контрольно-испытательной аппара туре. Целью изобретени   вл етс  повыше ние достоверности контрол . На фиг.1 представлена функциональ на  схема предлагаемого устройства; на фиг.2 - временные диаграммы, по сн ющие работу устройства. Устройство содержит (фиг.1) генератор 1 сигналов, счетчик 2 выходных сигналов, элементы И , первый элемент 4 задержки, коммутатор 5, счетчик 6 адресов, формирователи , уровней сигналов, пороговые элементы , преобразователь 9 кодов индикаторы 10, регистр 11 сдвига, сумматор 12 по модулю два. К устройству подключаетс  провер емый блок 13 посто нной пам ти. Устройство содержит также дешифра тор 14, второй 15 и третий 16 элемен ты задержки, первый 17 и второй 18 элементы НЕ и мультиплексор 19, На фиг.2 ft ,5 обозначены сигналы 20на выходе коммутатора 5, сигнал 21на выходе дешифратора 14, сигнал 22на выходе элемента НЕ 17, сигнал 23на выходе мультиплексора 19, тактовые импульсы 24, сигнал 25 на выходе элемента 16 задержки и сигнал 26 на выходе элемента НЕ 18, На фиг.2о( показаны диаграммы рабо ты устройства дл  случа  распознавани  последующего нулевого состо ни  разр дов регистра 1 1 сдвига;, на фиг,25 - то же, дл  случа  распознавани  ненулевого состо ни  разр дов регистра 11 сдвига. Устройство работает следующим образом . Входную последовательность двоичных сигналов с ошибками П,, , соот- ветствующую  чейкам блока 13, можно представить как сумму по модулю два правильной входной последовательноети II и последовательности ошибок П. П0 а результирующее значение на выходе регистра 11 - сигнатура последовательности П будет равно ,, Из этого следует, что дл  того, последовательность ошибок была обнаружена, естественно потребовать выполнение услови  €,-,/0, Поэтому все коды входной последовательности , идентифицируемые нулевым состо нием разр дов регистра 11, образуют множество нераспознаваемых кодов . Это снижает достоверность контрол  . Если входные последовательности отличаютс  хот  бы одним битом, то отличаютс  их остатки от делени , получающиес  в регистре 11. Этот вывод целиком справедлив при длине входной последовательности в шестнадцать бит и меньше. Однако, при длине входной последовательности в семнадцать бит существует одна комбинаци , дающа  ,0, а именно 10000001010010001, дл  входной последовательности в восемнадцать бит таких комбинаций уже три, а именно 100000010100100010, 110000011110110011 и. 010000001010010001, дл  входной последовательности в дев тнадцать бит их семь и т.д. Предлагаемое устройство вы вл ет и исключает такие кодовые состо ни  во входной последовательности, которые соответствуют нулевой сигнатуре. В исходном состо нии регистр 11, счетчики 2 и 6 сброшены. При запуске устройства генератор 1 начинает генерировать последовательность импульсов , которые стробируютс  элементами И . На адресные входы блока 13 пам ти через формирователи с выходов счетчика 6 поступает код одного и того же адреса до тех пор, пока при помощи счетчика 2 и коммутатора 5 не будут опрошены все выходы блока 13 пам ти. После этого состо ние счетчика 6 изменитс  и вновь будут опрашиватьс  выходы блока 13, Генератор 1 выдает импульсы до тех пор, пока не будут опрошень выходы блока 1 3 при всех различных адресах . В результате на выходе коммутатора 5 по вл етс  двоична  последовательность сигналов 20 (фиг,2), каждьм бит которой соответствует содержимому одной  чейки блока 13. Эта последовательность поступает на входы элементов 15 и 16 задержки и на один из входов дешифратора 14. При состо нии разр дов регистра (.,)0+Cf и наличии единичного бита в последовательности сигналов 20 (наличие } улевого бита в последовательности сигналов 20 тривиально приводит к по влению единичного состо ни  С -разр да регистра 11) состо ние выхода дешифратора 14 определ етс  значением сигнала 21 (фиг.2о(). По вившийс  низкий уровень через элемент НЕ 18 подготовл ет разрешающее значение сигнала 26 дл  прохождени  бита последовательности сигналов 25.

По вившийс  низкий уровень сигнала 23 на выходе мультиплексора 19 поступает на сумматор 12, где происходит сложение по модулю два с единичным состо нием С разр да регистра 11, которое по тактовому Импульсу 25 заноситс  в регистр 11.

Таким образом, исключаетс  по вление нулевых сигнатур инвертированием входного бита в случае критического (преднулевого) состо ни  регистра 11 и единичного состо ни  самого входного бита, что приводит к вырождению класса эквивалентных нулевых кодов, возникающих в процессе проверки посто нной пам ти.

При любом другом состо нии разр дов регистра 11 на выходе дешифратора 14 (сигнал 21, фиг.2б) имеетс  высокий уровень, который  вл етс  разрешением дл  прохо одени  последовательности сигналов 20, поступающей через элемент 15 задержки, элемент НЕ 17 и выбранный канат мультиплексора 19 на вход сумматора 12. Занесение информации в регистр 11 происходит по переднему фронту тактового импульса 24. Описываемый режим работы характерен дл  любого значени  вектора входной последовательности и любого значени  состо ни  разр дов р.егистра 14, кроме состо ни  () С. При окончании входной последовательности сигналов 21 регистр 11 содержит двоичный код остатка, соответствующий делению многочлена, .описывающую входную двоичную последовательность, на характеристический многочлен, содержащийс  в регистре 11, соответствующий структуре его обратных св зей. Этот двоичный код остатка поступает через преобразователь 9 дл  регистрации на индикаторы 10.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор сигналов, счетчик выходных сигналов, элементы И, первый элемент задержки, коммутатор, счетчик адресов, формирователи уровней сигналов, пороговые элементы, преобразователь кодов, индикаторы, регистр сдвига и сумматор по модулю . два, причем выход генератора сигналов соединен с первыми входами элементов И, входами первого элемента задержки и счетчика выходных сигналов, выходы которого подключены к одним из входов коммутатора, а выход переполнения соединен с входом счетчика адресов, выходы которого подключены к вторым входам элементов И, выходы которых соединены с входами формирователей уровней сигналов, выход первого элемента задержки подключен к тактовому входу регистра сдвига, информационный вход которого соединен с выходом сумматора по мо- дулю два, а выходы подключены к входам преобразователя кодов, выходы которого соединены с входами индикаторов, одни из выходов регистра сдвига подключены к одним из входов сумматора по модулю два, другие входы коммутатора соединены с выходами пороговых элементов, входы которых являются входами устройства, адресными и тактовым выходами которого являются соответственно выходы формирователей уровней сигналов и выход генератора сигналов, отличающееся тем, что, с целью повышения достоверности контроля, в него введены мультиплексор, дешифратор, элементы НЕ, второй и третий элементы задержки, причем выход второго элемента задержки подключен к входу первого элемента НЕ, выход которого и выход третьего элемента задержки соединены с входами мультиплексора^ выход которого подключен к другому входу сумматора по модулю два, выход дешифратора соединен с первым управляющим входом мультиплексора и входом второго элемента НЕ, выход которого подключен к второму управляющему входу мультиплексора, один из входов дешифратора и входы второго и третьего элементов задержки соединены с выходом коммутатора, другие входы дешифратора подключены к выходам регистра сдвига.

   SU „ 1184014 ί