SU1365091A1 - Микропрограммный процессор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в микропроцессорных управл ющих системах. Цель изобретени  - повышение достоверности функционировани  устройства. Устройство содержит блок 1 пам ти микрокоманд, группу блоков пам ти наноко- манд, блок 3 ассоциативной пам ти, регистр 4 команд, первый регистр 5

Description

ш (Л

00 О5

сл

со

28

J2

адреса, регистр 6 микрокоманд, второй регистр 7 адреса, регистр 8 нано команд, первый блок 9 контрол , второй блок 10 контрол , коммутатор 11, первый коммутатор 12 адреса, второй коммутатор 13 адреса, коммутатор 14 адреса, мультиплексор 15 ло гкческих условий, группу элементов И 16, триггер 17 запуска, триггер

5091

18 отказа, генератор 19 тактовых импульсов , группу элементов НЕ 20, первый 21, второй 22, третий 23, четвертый 2А элементы И, второй 25, первый 26 -элементы ИЛИ, одновибратор 27, операционный блок 28. Указанна  цель достигаетс  с помощью вышеуказанной совокупности признаков. 2 з.п. ф-лы, 3 ил.

1

Изобретение относитс  к вычислительной технике и может найти широкое применение в информационных, управл ющих и вычислительных системах, в частности в микропроцессорных уп- равл ющих системах.

Цель изобретени  - повышение достоверности функционировани  процессора .

На фиг. 1 представлена функциональна  схема микропрограммного процессора; на фиг. 2 - функциональна  схема первого блока контрол ; на фиг. 3 - функциональна  схема второго блока контрол .

Микропрограммный процессор (фиг.1 содержит блок 1 пам ти микрокоманд, группу блоков 2.1-2.п пам ти нано- команд, блок 3 ассоциативной пам ти, регистр 4 команд, первый регистр 5 адреса, регистр 6 микрокоманд с пол ми: полем 6.1 провер емого логического услови , полем 6.2 модифицированного разр да адреса, полем 6.3 немодифицируемых разр дов адреса, полем 6.4 адреса нанокоманды и полем 6.5 признака четности информации, второй регистр 7 адреса, регистр 8 нанокоманд, первый 9 и второй 10 блоки контрол , коммутатор 11, пер- вь1й 12, второй 13 и третий 14 коммутаторы адреса, мультиплексор 15 логических условий, группу элементов И 1 триггер 17 запуска, триггер 18 отказа , генератор 19 тактовых импульсов, группу элементов НЕ 20, первый 21, второй 22, третий 23 и четвертый 24 элементы И, второй элемент ИЛИ 25, первый элемент ИЛИ 26, одновибратор 27, операционный блок 28, вход 29 кода команды, управл ющий вход 30,

0

5

0

g 5

0

вход 31 данных и выход 32 процессора Хрезультата).

Первый блок 9 контрол  (фиг. 2) содержит сумматор 33 по модулю два, счетный триггер 34, первый 35, второй 36 и третий 37 одновибраторы.

Второй блок 10 контрол  (фиг. 3) содержит сумматор 38 по модулю два, счетчик 39, дешифратор 40, одновибратор 41.

Микропрограммный процессор работает следующим образом.

В исходном состо нии элементы пам ти устройства наход тс  в нулевом состо нии (за исключением триггера регистра 8 нанокоманд, определ ющего окончание выдачи управл ющего слова на операционный блок 28).

Работа процессора начинаетс  путем подачи на вход 29 процессора кода выполн емой команды. Данный код заноситс  в регистр 4 команд. При поступлении на вход 30 процессора сигнала на начало работы триггер 17 запуска устанавливаетс  в единичное состо ние и разрешает тем самым формирование тактовых импульсов с выходов генератора 19 дл  синхронизации работы процессора. Так как признак ошибки по операционному каналу отсутствует , то по первому тактовому импульсу с выхода генератора 19, поступающему через элемент И 21 на синх- ронизирующий вход регистра 5, код команды с выхода регистра 4 команд через коммутаторы адреса 12 и 13 занесен в регистр 5 адреса. Код команды определ ет адрес первой микрокоманды соответствующей микрокоманды. По второму тактовому импульсу с выхода генератора 19 сосчитанна  из блока пам ти 1 микрокоманда заноситс  в регистр 6.

Если адрес очередной микрокоманды зависит от некоторого услови , то в поле 6.1 регистра 6 заноситс  код провер емого услови , определ ющего ход дальнейшего процесса выборки микрокоманд .

При записи микрокоманды в регистр 6 осуществл етс  ее контроль блоком 9 на четность (фиг. 2). При отсутствии ошибки в микрокоманде код адреса нанокоманды с пол  6.А регистра 6 через коммутатор 14 адреса по очеред ному тактовому импульсу заноситс  в регистр 7 адреса. Пол  регистра 7 адреса определ ют коды адресов слогов нанокоманды, хранимых в группе блоков 2.1-2.П пам ти.

При обнаружении ошибки блоком 9 контрол  происходит блокировка операционного канала путем запрещени  поступлени  тактовых импульсов на синхронизирующие входы регистра 7 ад реса и регистр 8 нанокоманд и через коммутатор 13 адреса разрешаетс  обращение к блоку 1 пам ти микрокоманд по инверсному адресу. Если в выбранной по инверсному адресу микрокоманд обнаружена ошибка, то блок 9 контрол  (фиг. 2) при переходе триггера 34 в нулевое состо ние формирует признак отказа адресного канала. Это признак с выхода блока 9 контрол  че- рез элемент ИЛИ 26 (фиг. 1) устанавливает триггер 18 отказа в единичное состо ние. На выходе одновибратора 27 формируетс  импульс, который через элемент ИЛИ 25 устанавливает триггер 17 запрета в нулевое состо ние и процессор прекращает на этом свою работу.

Если ошибки в адресном канале не произошло, то после записи информа- ции в регистр 7 адреса происходит выборка слогов нанокоманды из блоков 2.1-2.П пам ти. Выбранные слоги нанокоманды по очередному тактовому импульсу занос тс  в регистр 8 на нокоманд. Так как с выхода блока 3 ассоциативной пам ти на управл ющий вход блока 11 коммутации поступает нулевой код, то перестроени  (реконструкции ) слогов нанокоманды не происходит.

Если блок 10 контрол  при проверке информации на четность ошибки не обнаруживает, то с выхода регистра 8

0 г 0

5 g

5

нанокоманда через группу элементов И 16 поступает на вход управлени  операционньм блоком 28 (например, арифметико-логическим блоком).

Если в нанокоманде блок 10 контрол  (фиг. 3) обнаруживает ошибку, то блокируетс  выдача нанокоманды на вход управлени  операционным блоком 28, блокируетс  адресный канал путем запрета подачи тактовых импульсов на синхронизирующие входы регистра 5 адреса и регистра 6 и через коммутатор 14 адреса разрешаетс  прохождение нового адреса с выхода блока 3 ассоциативной пам ти.

Блок 3 ассоциативной пам ти с учетом вы вленной ошибки формирует два кода. Первый код определ ет адрес очередной (новой) нанокоманды, а второй код определ ет вариант перестроени  отдельных слогов блоком 11 коммутации при формировании управл ющего слова (нанокоманды). При обнаружении блоком 10 контрол  новой ошибки блок 3 ассоциативной пам ти формирует два очередных кода. При достижении числа ошибок блок 10 контрол  формирует признак отказа операционного канала. Этот признак с выхода блока 10 контрол  через элемент ИЛИ 26 устанавливает триггер 18 отказа в единичное состо ние. На выходе одно- вибратора 27 формируетс  импульс, который через элемент ИЛИ 25 устанавливает триггер 17 запуска в нулевое состо ние. На этом процессор заканчивает свою работу.

Если в очередном такте работы устройства в сформированной нанокоманде ошибка не обнаружена, то процессор продолжает функционирование аналогично описанному.

При вьщаче последней микрокоманды микропрограммы выдаетс  признак окончани  работы. Этот признак через элемент ИЖ 25 устанавливает триггер 17 запуска в нулевое состо ние, а также разрешает запись очередной команды из регистра 4 команд на регистр 5 адреса дл  вьздачи очередной микропрограммы .

Claims (3)

1. Микропрограммный процессор, содержащий блок пам ти микрокоманд, операционный блок, первый регистр адреса, первый коммутатор адреса.

регистр микрокоманд, мультиплексор логических условий, триггер запуска , генератор тактовых импульсов, коммутатор, первый и второй элементы И, причем вход кода операции процессора соединен с первым информационным входом первого коммутатора адреса , вход пуска процессора соединен С входом установки в 1 триггера за пуска, выход которого соединен с входом запуска генератора тактовых импульсов , первый выход которого соединен с пр мым входом первого элемента И, выход которого соединен с входом синхронизации первого регистра адреса, выход которого соединен с адресным входом блока пам ти микрокоманд , выход которого соединен с информационным входом регистра микрокоманд , выход пол  логических условий которого соединен с управл ющим входом мультиплексора логических условий , вход данных процессора соединен с входом данных операционного блока, выход данных которого соединен с выходом процессора, выход пол  модифицируемых разр дов адреса регистра микрокоманд соедлнен с первым информационным входом мультиплексора логических условий, выход пол  немодифицируемых разр дов адреса регистра микрокоманд соединен с вторым информационным входом первого коммутатора адреса, выход признаков результата операционного блока соединен с вторым информационным входом мультиплексора логических условий, выход которого соединей с вторым информационным входом первого коммутатора адреса, второй выход генератора тактовых импульсов соединен с пр мым входом второго элемента И, выход которого соединен с входом синхронизации регистра микрокоманд, отличающийс  тем, что, с целью повьшени  достоверности функционировани , процессор содержит группы блоков пам ти наноксманд, блок ассоциативной пам ти, первый и второй блоки контрол , второй и третий коммутаторы адреса, группу элементов И, второй регистр адреса, регистр нано- команд, триггер отказа, одновибратор ком гутатор, третий четвертый элементы И, первый и второй элементы ИЛИ, группу элементов НЕ, причем выход пол  немодифицированных разр дов адреса регистра микрокоманд соединен с

65091

первой группой разр дов информационного входа первого блока контрол , выходы пол  логических условий и пос л  адреса нанокоманды регистра микрокоманд соединены соответственно с второй и третьей группами разр дов информационного входа первого блока контрол , выход пол  признака четнос- 10 ти регистра микрокоманд соединен с четвертой группой разр дов информационного входа первого блока контрол , выход разрешени  работы которого соединен с управл ющим входом второ-

15 го коммутатора адреса и с инверсными входами третьего и четвертого элементов И, выход первого коммутатора адреса соединен с входом элементов НЕ группы и первым информационным входом

20 второго коммутатора адреса, выходы элементов НЕ группы соединены с вторым информационным входом второго коммутатора адреса, выход которого соединен с информационным входом первого ре25 гистра адреса, выход пол  адреса нанокоманды регистра микрокоманд соединен с первым информационным входом третьего коммутатора адреса и с первым адресным входом блока ассоциатив30 ной пам ти, выход которого соединен с вторым информационным входом третьего коммутатора адреса, выход которого соединен с информационным входом второго регистра адреса, выходы полей адреса которого соединены с адресными входами соответствующих блоков пам ти нанокоманд группы, выходы которых соединены соответственно с информационными входами коммутатора,

Q выходы которого соединены с информационными входами регистра наноксманд, выход пол  микроопераций которого соединен с первой группой разр дов информационного входа второго блока

дс контрол , информационный выход которого соединен с вторым адресным входом бпока ассоциативной пам ти, выход которого соединен с управл ющим входом коммутатора, выход признака

ЗЬ

ошибки первого блока контрол  и выход признака ощибки второго блока контрол  соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом установки в 1 триггера отказа , выход которого соединен с входом одновибратора, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с

входом установки в О триггера запуска , третий выход генератора тактовых импульсов соединен с входом синхронизации операционного блока, четвертый выход генератора тактовых импульсов соединен с пр мым входом третьего элемента И, выход которого соединен с входом синхронизации второго регистра адреса, п тьй выход генератора тактовых импульсов соединен с пр мым входом четвертого элемента И, выход которого соединен с входом синхронизации регистра нано- команд, выход признака четности кото рого соединен с второй группой разр дов информационного входа второго блока контрол , выход разрешени  работы которого соединен с инверсными

входами первого и второго элементов 20 дешифратор, причем информационный

И, с управл ющим входом третьего коммутатора адреса, с инверсными входами элементов И группы, выходы которых соединены с входом кода операции операционного блока, группа выходов 25 пол  микроопераций регистра наноко- манд соединена соответственно с пр мыми входами элементов И группы, выход первого элемента И группы соединен с вторым входом второго элемен- зо соединен та ИЛИ и с управл ющим входом первого счетчика коммутатора адреса.

2. Процессор по п.1, о т л и - чающийс  тем, что первый блок контрол  содержит сумматор по

вход второго блока контрол  соедин с входами сумматора по модулю два, выход которого соединен с входом о новибратора, выход которого соедин со счетным входом счетчика, выход которого соединен с входом дешифра тора, группа выходов которого соед нена с информационным выходом втор го блока контрол , выход дешифрато с входом установки в 0. и с выходом признака ошиб второго блока контрол , выход сумм тора по модулю два соединен с выхо дом разрешени  работы второго блок контрол .

модулю два, первый, второй и третий одновибраторы, триггер, причем информационный вход первого блока контрол  соединен с входами сумматора по модулю два, выход которого соединен с входом первого одновибратора, выход которого соединен со счетным входом триггера, пр мой и инверсный выходы которого соединены соответственно с входами второго и третьего одно- вибраторов, выходы которых соединены соответственно с выходами разрешени  работы и признака ошибки первого блока контрол .

3. Процессор по п.1, о т л и - чающийс  тем, что второй блок контрол  содержит сумматор по модулю два, одновибратор, счетчик.

соединен счетчика

вход второго блока контрол  соединен с входами сумматора по модулю два, выход которого соединен с входом одновибратора , выход которого соединен со счетным входом счетчика, выход которого соединен с входом дешифратора , группа выходов которого соединена с информационным выходом второго блока контрол , выход дешифратора с входом установки в 0. и с выходом признака ошибки второго блока контрол , выход сумматора по модулю два соединен с выходом разрешени  работы второго блока контрол .

Фиг. 2.

38

1

39

V

0

(риг.з