RU1817096C - Устройство дл контрол микропроцессора - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение при построении микропроцессорных устройств дл  повышени  их надежности. Цель изобретени  - повышение достоверности контрол . Устройство содержит первый 1 и второй 2 регистры, первый 3 и второй 4 элементы И, дешифратор 5, блок пам ти 6. первую 7, вторую 8 и третью 9 схемы сравнени , первый 10 и второй 11 демультиплек- соры, первый 12 и второй 13 элементы ИЛИ и триггер 14. В устройство введены третий демультиплексор 19, третий элемент ИЛИ 20, четверта  схема сравнени  21. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено при построении надежных микропроцессорных систем.

Цель изобретени  - повышение достоверности контрол .

На чертеже представлена функциональна  схема устройства.

Устройство дл  контрол  микропроцессора содержит первый 1 и второй 2 регистры , первый 3 и второй 4 элементы И, дешифратор 5, блок пам ти 6, первую 7, вторую 8 и третью 9 схемы сравнени , первый 10 и второй 11 демультиплексоры, первый 12 и второй 13 элементы ИЛИ и триггер 14, контролируемый микропроцессор 15, выход ошибки 16 устройства, выходы разрешени  записи 17 и чтени  18 устройства, третий демультиплексор 19, третий элемент ИЛИ 20 и четвертую схему сравнени  21.

Наиболее полно функциональные возможности устройства реализуютс , если программа построена в виде двух уровней: макропрограммы, содержащей только вызовы макрокоманд, и программ выполнени  макрокоманд (подпрограмм). Такой метод программировани , когда программа высокого уровн  содержит только вызовы подпрограмм , способствует повышению качества программировани  и широко используетс  дл  программировани  микропроцессоров .

Указатель стека SP микропроцессора используетс  в качестве макропрогрэммно- го счетчика (т.е. счетчика команд второго уровн ). Макропрограмма представл ет собой последовательность кодов макрокоманд , автоматически назначаемых ассемблером и равных начальным адресам соответствующих программ выполнени . Программы выполнени  макрокоманд оформл ютс  как обычные подпрограммы, т.е. в конце тексте каждой из них указываетс  команда возврата RET, котора  и инициирует загрузку программного счетчика микропроцессора кодом макрокоманды из пам ти по адресу, определ емому указателем стека - макропрограммным счетчиком, и инкремент последнего (т.е. вызов следующей подпрограммы). При программировании можно потребовать, чтобы кажда  подпрограмма была размещена в определенном сегменте пам ти программ, а ее входные и выходные данные - в определенных сегментах пам ти данных. Каждый такой сегмент может дл  простоты содержать 2п  чеек пам ти (п 1,2.3,4,5,...). Следовательно , его можно идентифицировать по старшим (т- п) разр дам адреса (где т - разр дность адреса микропроцессора). Таким образом, определенному состо нию макропрограммного счетчика, в случае правильной работы микропроцессора, должны соответствовать определенные сегменты

программы, входных и выходных данных. Кроме того, определенному состо нию макропрограммного счетчика соответствует оп- ределенный код адреса следующей макрокоманды. Эти положени  и используютс  в предлагаемом устройстве,

При подготовке его к работе в блок пам ти 6 в соответствии с выполн емой микропроцессором 15 программой занос тс  по соответствующим адресам коды сегмен5 тов программы, входных и выходных данных , а также коды адреса следующей макрокоманды. При этом код сегмента выходных данных размещаетс  в разр дах, со- ответствующих первому выходу, код

0 сегмента входных данных - второму выходу, код сегмента программы - третьему выходу и код адреса следующей макрокоманды - четвертому выходу. По нулевому адресу размещаетс  код сегмента подпрограммы ини5 циализации указател  стека макропрограммного счетчика (как правило - нулевой).

Устройство работает следующим образом .

0 После включени  питани  в схеме контролируемого микропроцессора Сформируетс  сигнал сброса RESET, который через Соответствующий выход поступает на вход сброса второго регистра 2 через третий эле5 мент ИЛИ 20 и на нулевой вход триггера 14, что приводит к установлению их в нулевое исходное состо ние.

В результате этого из блока пам ти 6 по третьему выходу будет выбран код сегмента

0 программы, содержащей подпрограмму инициализации указател  стека - макропрограммного счетчика. При выборке команд этой подпрограммы старшие разр ды адреса, формируемого микропроцессо5 ром 15, будут совпадать с кодом сегмента, установленным на третьем выходе блока посто нной пам ти 6. Это приведет к срабаты- ванию третьей схемы сравнени  9, выходной сигнал которой через первый эле0 мент ИЛИ 12, поступит на управл ющий аход второго демультиплексора 11, Последний обеспечит прохождение сигнала чтени  пам ти MEMR с выхода микропроцессора 15 на выход санкционированного чтени  18.

5 в результате из пам ти микропроцессорной системы будут считаны команды инициализации указател  стека - макропрограммного счетчика и в нем будет установлен начальный адрес макропрограммы. Подпрограмма инициализации заканчиваетс 

командой возврата RET, При реализации этой команды контролируемый микропроцессор 15 выполнит один или несколько машинных циклов (дл  микропроцессора серии КР580 - два) обращени  к пам ти по адресу, указанному в указателе стека.

Код первого байта каждой команды, исполн емой контролируемым микропроцессором 15, фиксируетс  в первом регистре 1, благодар  поступлению на вход его синхро- низации конъюнкции сигналов чтени  первого байта команды М1 и сигнала чтени  пам ти MEMR с выхода первого элемента И 3. В тот момент, когда контролируемый микропроцессор 15 прочитает команду RET срабатывает настроенный на ее код дешифратор 5. В момент обращени  к стеку в период исполнени  команды RET на шине управлени  контролируемого микропроцессора 15 по витс  сигнал STAC, который стробирует дешифратор 5. На его выходе по витс  единичный потенциал. В момент считывани  кода очередной макрокоманды этот потенциал совпадает с сигналом чтени  пам ти MEMR и на выходе второго эле- мента И 4 по витс  импульс. Этот импульс через третий демультиплексор 19 поступит на вход синхронизации второго регистра 2, в котором зафиксируетс  адрес обращени , установленный в этот момент на шине адре- са контролируемого микропроцессора 15.

Дальнейшее выполнение программы контролируемым микропроцессором 15 св зано с исполнением очередной, вызванной командой RET с помощью указател  стека - макропрограммного счетчика подпрограммы . Поскольку во втором регистре 2 установлен адрес очередной макрокоманды , то с выходов блока пам ти 6 будут считыватьс  коды сегментов выходных данных, входных данных, программы и адрес следу- ющей макрокоманды. Исполнение команд подпрограммы сводитс  к реализации типовых машинныхциклов: записи в пам ть, чтени  пам ти и чтени  байтов команды.

В машинном цикле записи старшие разр ды адреса обращени  с помощью первой схемы сравнени  7 сравниваютс  с кодом сегмента выходных данных. При правильной работе микропроцессора 15 эти коды совпадают и первый демультиплексор 10 пропустит на выход санкционированной записи 17 устройства сигнал записи в пам ть MEMW, в результате чего произойдет запись в пам ть микропроцессорной системы информации с шины данных микропроцессора 15. При некотором обращении перва  схема сравнени  7 не сработает и первый демультиплексор 10 пропустит сигнал MEMW на второй выход. При этом записи в

пам ть не произойдет, в ней будет сохранена корректна  информаци , полученна  в предшествующем цикле вычислений, а сигнал со второго выхода первого демультил- лексорэ 10 через второй элемент ИЛИ 13 поступит на единичный вход триггера 14 и с его выхода будет активирован выход ошибки 16 устройства.

В машинном цикле чтени  старшие разр ды адреса обращени  с помощью второй схемы сравнени  8 сравниваютс  с кодом сегмента входных данных. При правильной работе микропроцессора 15 эти коды совпадают и выходной сигнал второй схемы сравнени  8 через первый элемент ИЛИ J2 переводит второй демультиплексор 11 в такое состо ние, что сигнал чтени  пам ти MEMR с выхода микропроцессора 15 поступает через первый выход второго демуль- типлексора11 на выход санкционированного чтени  18 устройства и в пам ть микроцессорной системы. При этом последн   через шину данных направл ет информацию в микропроцессор 15, т.е. реализуетс  чтение. При некорректном обращении в результате, сбо  или отказа микропроцессора 15 старшие разр ды адреса и код сегмента не совпадают, что приводит к отсутствию единичного сигнала us выходе второй схемы сравнени  8 и первого элемента ИЛИ 12. Поэтому в этом случае сигнал чтени  пам ти MEMR поступит на второй выход второго демультиплексора 11. Следовательно , чтение пам ти будет запрещено и микропроцессор прочитает четную комбинацию с неактивированной шины данных. Если в программе использован контроль на нечетность, то такие данные не будут использованы в вычислительном процессе. Кроме того, сигнал со второго выхода второго демультиплексора 11 через второй элемент ИЛИ 13 поступит на единичный вход триггера 14, который перейдет в активное состо ние и сформирует единичный сигнал на выходе ошибки 16 устройства.

В машинном цикле чтени  байта команды старшие разр ды адреса обращени  сравниваютс  с кодом сегмента программы с помощью третьей схемы сравнени  9. Далее все протекает аналогично машинному циклу чтени , рассмотренному выше. Единственным отличием  вл етс  то, что коды команд в случае некорректного чтени  на нечетность не провер ютс . Однако, если учесть, что рекомендуетс  каждую линию Шины данных микропроцессора 15 через резистор подключать к питанию, то прочитанна  при некорректном чтении кодова  комбинаци  будет FFie, что соответствует крманде перезапуска RSTT. Т.е. при некорректном чтении команды, в худшем случае произойдет перезапуск программы.

Так функционирует устройство до тех пор, пока подпрограмма не кончитс , Последн   команда подпрограммы RET исполн етс  также, как описано выше: в момент обращени  к пам ти при исполнении команды по витс  импульс на выходе второго эле- мента И 4, который поступит на информационный вход третьего дёмультип- лексора 19. Если при этом адрес обращени  совпадает с адресом следующей команды с четвертого выхода блока пам ти б, то на выходе четвертой схемы сравнени  21 по витс  единичный сигнал. Этот сигнал через первый элемент ИЛИ 12 поступит на управл ющий вход второго демультиплексора 11, разреша  прохождение сигнала чтени  MEMR на выход 18 санкционированного чтени  устройства. Кроме того, этот сигнал с выхода четвертой схемы сравнени  21 поступит на управл ющий вход третьего де- мультиплексорэ 19, разреша  прохождение импульса с выхода второго элемента И 4 через первый выход на синхровход второго регистра 2, благодар  чему разрешаетс  фиксаци  адреса очередной макрокоманды. Далее начинаетс  контроль очередной подпрограммы .

В случае некорректного обращени  к пам ти за очередной макрокомандой совпадение адреса не произойдет и на выходе четвертой схемы сравнени  21 установитс  нулевой сигнал. Это приведет соответственно к переключению второго 11 и третьего 19 демультиплексоров. В результате сигнал чтени  пам ти MEMR поступит со второго выхода второго демультиплексора 11 через второй элемент ИЛИ 13 на единичный вход триггера 14 и произойдет активизаци  выхода ошибки 16 устройства. Кроме того, импульс с выхода второго элемента И 4 через второй выход третьего демультиплексора 19 и третий элемент ИЛИ 20 вызовет обнуление второго регистра 2, что  вл етс  подготовкой к повторению подпрограммы инициализации указател  стека - макро- программного счетчика, необходимой дл  восстановлени  вычислительного процесса.

Сигнал с выхода ошибки 16 устройства может быть использован различным образом , например, дл  световой или звуковой сигнализации о неправильной работе микропроцессора; дл  прерывани  или сброса микропроцессора с целью восстановлени  вычислений после сбо ; дл  подключени  резервного микропроцессора в случае отказа контролируемого.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  микропроцессора , содержащее первый и второй регистры , первый и второй элементы И,

   дешифратор, блок пам ти, первую, вторую и третью схемы сравнени , первый и второй демультиплексоры, первый и второй элементы ИЛИ и триггер, причем информационный вход первого регистра  вл етс 

   0 входом устройства дл  подключени  к шине данных контролируемого микропроцессора , входы устройства дл  подключени  к выходу признака первого байта команды и к выходу чтени  пам ти контролируемого

   5 микропроцессора подключены соответственно к первому и второму входам первого элемента И, выход которого подключен к синхровходу первого регистра, первые информационные входы первой, второй и

   0 третьей схем сравнени  соединены с входом устройства дл  подключени  к шине адреса контролируемого микропроцессора, нулевой вход триггера подключен к входу устройства дл  подключени  к выходу сбро5 са контролируемого микропроцессора, пр мой выход триггера  вл етс  выходом ошибки устройства, вход стробировани  дешифратора подключен к входу устройства дл  подключени  к выходу обращени  к сте0 ку контролируемого микропроцессора, выход первого регистра соединен с информационным входом дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого

   5 объединен с информационным входом второго демультиплексора и подключен к входу устройства дл  подключени  выхода чтени  пам ти контролируемого микропроцессора, информационный . вход второго регистра

   0  вл етс  входом устройства дл  подключени  к шине адреса контролируемого микропроцессора , а выход подключен к адресному входу блока пам ти, выходы кодов сегментов выходных данных, входных

   5 данных и программы которого подключены к вторым информационным входам соответственно первой, второй и третьей схем срав- нени , выходы которых соединены соответственно с управл ющим входом пер0 вого демультиплексора, первым и вторым входами первого элемента ИЛИ, выход которого соединен с управл ющим входом второго демультиплексора, первые выходы первого и второго демультиплексоров  вл 5 ютс  соответственно выходами разрешени  записи и чтени  устройства, вторые выходы демультиплексоров соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого подключен к

   единичному входу триггера, информацией91817096 .10

   ный вход первого демультиплексора под-третьему входу первого элемента ИЛИ и к

   ключей к входу устройства дл  подключени управл ющему входу третьего демультипвыхода записи контролируемого микропро-лексора, информационный вход которого

   цессора, отличающеес  тем, что, ссоединен с выходом второго элемента И,

   целью повышени  достоверности контрол ,5 первый и второй выходы третьего демульв устройство введены третий демультиплек-типлексора соединены соответственно с

   сор, третий элемент ИЛИ и четверта  схема- синхровходом второго регистра и с первым

   сравнени , первый информационный входвходом третьего элемента ИЛИ, второй вход

   которой подключен к входам устройства дл которого подключен к входу устройства дл 

   подключени  шины адреса контролируемо-10 подключени  выхода сброса контррлируего микропроцессора, второй информацией-мого микропроцессора, выход третьего эленый вход-к выходу кода адреса следующеймента ИЛИ подключен к входу сброса

   микрокоманды блока пам ти, а выход - квторого регистра.

   15