SU1541619A1 - Устройство дл формировани адреса - Google Patents

Устройство дл формировани адреса Download PDF

Info

Publication number
SU1541619A1
SU1541619A1 SU884431901A SU4431901A SU1541619A1 SU 1541619 A1 SU1541619 A1 SU 1541619A1 SU 884431901 A SU884431901 A SU 884431901A SU 4431901 A SU4431901 A SU 4431901A SU 1541619 A1 SU1541619 A1 SU 1541619A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
information
trigger
register
Prior art date
Application number
SU884431901A
Other languages
English (en)
Inventor
Константин Георгиевич Семенов
Николай Михайлович Сидоров
Александр Иванович Жданов
Геннадий Владимирович Кухарь
Валерий Ильич Потапенко
Original Assignee
Предприятие П/Я Г-4173
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4173 filed Critical Предприятие П/Я Г-4173
Priority to SU884431901A priority Critical patent/SU1541619A1/ru
Application granted granted Critical
Publication of SU1541619A1 publication Critical patent/SU1541619A1/ru

Links

Landscapes

  • Executing Machine-Instructions (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах с расширенным объемом пам ти. Цель изобретени  - повышение быстродействи . Устройство содержит микропроцессор 1, блок 2 пам ти, дешифраторы 3,4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10,11, элемент И-НЕ 12, информационный вход-выход 13, адресный выход 14 микропроцессора, вход 15 начальной установки, вход 16 синхронизации команд и данных, выход 17 адреса страницы пам ти устройства. Поставленна  цель достигаетс  за счет аппаратной реализации переключени  страниц пам ти. 2 ил.

Description

ел
Јь
Изобретение относитс  к устройствам вычислительной техники и может быть использовано при создании систем обработки данных с расширенным объемом адресного пространства.
Цель изобретени  - повышение быстродействи  .
На фиг. 1 изображена функциональна  схема устройства; на фиг. 2 - формат команды микропроцессора.
Устройство содержит микропроцессор 1, блок 2 пам ти, дешифраторы 3 и 4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10 и 11, элемент И-НЕ 12, информационный вход-выход 13 устройства, адресный выход 14 микропроцессора , вход 15 начальной установки устройства, вход 16 синхрони зации команд и данных устройства, выход 17 адреса страницы пам ти устройства .
На фиг. 2 прин ты обозначени : А - структура первого слова; В - структура второго слова; X - значение разр да, которое определ етс  кодом команды перехода; Z - разр д, значение которого не используетс  при декодировании микропроцессором кода операции команд переходов.
Работу устройства рассматривают на примере использовани  микропроцессора типа TMS 32010. Цепи синхронизации и выбора режима работы микро- -процессора не показаны.
Устройство работает следующим образом .
Устройство работает в двух режимах: переключени  страниц пам ти и блокировки ложного срабатывани  (по переключению страниц).
Режим переключени  страниц. В устройстве переключение страниц происходит одновременно с выполнением микропроцессором одной из команд перехода: В, ВАШ, BGEZ, BGZ, BIOZ, BLEZ, BLZ, BNZ, BV, BZ.
Все команды перехода микропроцессора  вл ютс  двухсловными первое слово (А), представл ет собой код операции (КОП) команды перехода, а второе (В) - операнд,  вл ющийс  адресом перехода .
Дл  организации многостраничной пам ти используетс  обща  дл  всех команд переходов структура первого слова А, два старших разр да слова А, равных единице, выступают идентификатором всех команд перехода, кроме то0
5
0
5
0
5
0
5
0
5
го, значение младшего байта слова А (разр ды 0-7)  вл етс  безразличным дл  используемого микропроцессора при выполнении команд перехода. Это позвол ет использовать содержимое младшего байта слова А в качестве адреса страницы блока пам ти (например, при использовании байта можно организовать пам ть на 256 страниц объемом до 4К слов кажда ).
, Работа устройства начинаетс  с поступлени  сигнала сброса (например, от кнопки) по входу 15 на входы установки триггеров 6-8, регистров 10 и 11 и микропроцессора 1. При этом на выход регистра 10 устанавливаетс  нулевой адрес, выбирающий нулевую страницу блока 2 пам ти.
При считывании микропроцессором 1 из пам ти посредством сигнала MEN команды перехода, код этой команды устанавливаетс  на входе-выходе 13 (фиг. 1). Одновременно с этим происходит дешифраци  двух старших разр дов (14 и 15) входа-выхода 13 дешифратором 4, импульс высокого уровн  с выхода дешифратора 4 поступает на элемент И-НЕ 12, где стробируетс  инверсным сигналом с выхода элемента НЕ. В результате этого на выходе элемента И-НЕ 12 (Формируетс  импульс записи дл  регистра 11. По заднему фронту этого импульса в регистр 11 производитс  запись адреса следующей страницы.
Регистр 10 задерживает на один такт сигнала MEN момент переключени  страниц блока 2 пам ти; так как команды перехода двухсловные, необходимо исключить переключение страницы до момента считывани  второго слова команды перехода.
После установки на входе-выходе 13 кода команды перехода и последующего считывани  микропроцессом адреса пе- рехода происходит переключение страниц блока пам ти в соответствии с предварительно закодированным адресом страницы пам ти в мпадшем байте КОП команды перехода.
Режим блокировки ложного срабатывани . Ложное переключение страниц блока 2 пам ти может произойти при по влении на входе-выходе 13 информации , имеющей в двух старших разр дах логические 1 (за исключением выполнени  микропроцессором команд перехода ) .
Така  информаци  может по витьс  на входе-выходе 13 при выполнении микропроцессором следующих команд: считывани  (TBLR), записи (TBLW), ввода/вывода (IN и OUT).
Рассмотрим режим блокировки дл  каждой из перечисленных команд.
Команда TBLR. При считывании из пам ти посредством сигнала MEN 16 микропроцессором команды TBLR код этой команды устанавливаетс  на входе выходе 13 (фиг. 1). Одновременно с этим дешифратор 3 дешифрирует КОП команды TBLR и формирует на выходе импульс положительной пол рности.
ВВИДУ того, что перед началом работы сигналом с входа 15 все устройства устанавливаютс  в исходное состо ние, с выхода триггера 8 на вход элемента И 5 приходит сигнал, разрешающий прохождение через элемент И 5 сформированного на выходе элемента 3 импу ьса на вход триггера 6. Запись этого импульса производитс  по сигналу MEN 16. Ввиду того, что выполнение команды TBLR занимает три машинных цикла работы процессора и информаци  устанавливаетс  на входе-выходе 13 только в третьем цикле, то необходимо задержать сигнал, сформированный при дешифрации КОП команды TBLR на два машинных цикла. Это реализуетс  триггерами 6 и 7. Триггер 8 формирует импульс отрицательной пол рности, стробируемый инверсным сигналом MEN с выхода элемента НЕ, который, поступа  на элемент И-НЕ 12, запрещает ложное переключение страниц от импульса, возникающего на выходе дешифратора.
Кроме того, сформированный импуль на инверсном выходе триггера 8 (фиг. 3, поз СР) запрещает также дальнейшее прохождение ложного импульса с выхода дешифратора 3, возникающего в случае совпадени  считыва- (-емой микропроцессором информации по команде TBLR С КОП команды TBLR.
1541619 6
13 под воздействием этих команд с кодом команды TBLR и последующей дешифрацией ее элементов 3, запись логического импульса в триггер 6 не происходит ввиду отсутстви  в этот момент времени сигнала на линии 16, а, следо10
вательно, и сигнала на синхровходе триггера 6.

Claims (1)

  1. Формула изобретени 
    Устройство дл  формировани  адреса , содержащее два дешифратора, два
    регистра, триггер, элемент И, причем вход первого дешифратора  вл етс  входом старшего байта информационного входа-выхода устройства, выход первого регистра подключен к информационному входу второго регистра, вход установки в О которого подключен к входу начальной установки устройства, выход элемента И подключен к информационному входу первого триггера, о тличающеес  тем, что, с целью повышени  быстродействи , в него введены два триггера, элемент НЕ и элемент И-НЕ, причем первый и второй старшие разр ды информационного входавыхода устройства подключены соответственно к первому и второму входам второго дешифратора, выход которого подключен к первому входу элемента И-НЕ, выход которого подключен к син- хровходу первого регистра, информационный вход которого подключен к входу младшего байта информационного входа- выхода устройства, выход второго регистра подключен к выходу адреса страницы пам ти устройства, вход начальной установки устройства подключен к входам установки в О первого, второго и третьего триггеров и входу установки в О первого регистра,
    вход синхронизации команд и данных устройства подключен к синхровходам первого и второго триггеров, синхро- входу второго регистра и через элемент НЕ - к синхровходу третьего
    Команды TBLW, IN, OLV. Выполн емые о триггера и второму входу элемента команды (TBLW, IN, OUT) имеют общий И-НЕ, третий вход которого подключен признак: отсутствие сигнала MEN 16 к выходу третьего триггера и соеди- при наличии информации (DAT) на входе- нен с первым входом элемента И, вто- выходе 13. Сигнал MEN низким уровнем рой вход которого подключен к выходу
    55 первого дешифратора, выход первого триггера подключен к информационному входу второго триггера, выход которого подключен к информационному входу третьего триггера.
    с выхода элемента НЕ 9 (фиг. 5, поз. С2) запрещает прохождение ложного импульса с выхода дешифратора через элемент И-НЕ 12. При совпадении информации , возникающей на входе-выходе
    Идентификатор команды переходе
    Л& команды переходаАдрес страницы
    15 Я ГЗ Т2 11 10 9 8 1 654 3 Z 7 О
    X
    IJJIf/ ХЛГЛГ/ZZZZZZZZ
    а
    0000 AJLPZC ПАМЯТИ ПРОГРАММ
    Фиг. г
SU884431901A 1988-05-30 1988-05-30 Устройство дл формировани адреса SU1541619A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884431901A SU1541619A1 (ru) 1988-05-30 1988-05-30 Устройство дл формировани адреса

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884431901A SU1541619A1 (ru) 1988-05-30 1988-05-30 Устройство дл формировани адреса

Publications (1)

Publication Number Publication Date
SU1541619A1 true SU1541619A1 (ru) 1990-02-07

Family

ID=21377757

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884431901A SU1541619A1 (ru) 1988-05-30 1988-05-30 Устройство дл формировани адреса

Country Status (1)

Country Link
SU (1) SU1541619A1 (ru)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1388877, кл. G 06 F 12/00, 1986. Авторское свидетельство СССР № 1160409, кл. & 06 F 9/36, 1984. *

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US9026721B2 (en) 1995-07-31 2015-05-05 Micron Technology, Inc. Managing defective areas of memory
US8793430B2 (en) 1995-07-31 2014-07-29 Micron Technology, Inc. Electronic system having memory with a physical block having a sector storing data and indicating a move status of another sector of the physical block
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US8554985B2 (en) 1995-07-31 2013-10-08 Micron Technology, Inc. Memory block identified by group of logical block addresses, storage device with movable sectors, and methods
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US8397019B2 (en) 1995-07-31 2013-03-12 Micron Technology, Inc. Memory for accessing multiple sectors of information substantially concurrently
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8032694B2 (en) 1995-07-31 2011-10-04 Micron Technology, Inc. Direct logical block addressing flash memory mass storage architecture
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US8250294B2 (en) 2000-07-21 2012-08-21 Micron Technology, Inc. Block management for mass storage
US8019932B2 (en) 2000-07-21 2011-09-13 Micron Technology, Inc. Block management for mass storage
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US8135925B2 (en) 2001-09-28 2012-03-13 Micron Technology, Inc. Methods of operating a memory system
US9489301B2 (en) 2001-09-28 2016-11-08 Micron Technology, Inc. Memory systems
US9032134B2 (en) 2001-09-28 2015-05-12 Micron Technology, Inc. Methods of operating a memory system that include outputting a data pattern from a sector allocation table to a host if a logical sector is indicated as being erased
US8694722B2 (en) 2001-09-28 2014-04-08 Micron Technology, Inc. Memory systems
US8208322B2 (en) 2001-09-28 2012-06-26 Micron Technology, Inc. Non-volatile memory control
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory
US9213606B2 (en) 2002-02-22 2015-12-15 Micron Technology, Inc. Image rescue
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US8090886B2 (en) 2004-04-20 2012-01-03 Micron Technology, Inc. Direct secondary device interface by a host
US8316165B2 (en) 2004-04-20 2012-11-20 Micron Technology, Inc. Direct secondary device interface by a host
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US8612671B2 (en) 2004-04-30 2013-12-17 Micron Technology, Inc. Removable devices
US8151041B2 (en) 2004-04-30 2012-04-03 Micron Technology, Inc. Removable storage device
US9576154B2 (en) 2004-04-30 2017-02-21 Micron Technology, Inc. Methods of operating storage systems including using a key to determine whether a password can be changed
US10049207B2 (en) 2004-04-30 2018-08-14 Micron Technology, Inc. Methods of operating storage systems including encrypting a key salt
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status
US8296545B2 (en) 2004-08-27 2012-10-23 Micron Technology, Inc. Storage capacity status

Similar Documents

Publication Publication Date Title
US4716527A (en) Bus converter
SU1541619A1 (ru) Устройство дл формировани адреса
US4896259A (en) Apparatus for storing modifying data prior to selectively storing data to be modified into a register
CA1121068A (en) Microcontroller for disk files
JPH045216B2 (ru)
JPH0769791B2 (ja) マイクロプロセッサ
KR900015008A (ko) 데이터 프로세서
JP2581080B2 (ja) デバック用マイクロプロセッサ
KR910001545A (ko) Cpu 코어
SU1251075A1 (ru) Устройство дл распаковки команд
SU1183979A1 (ru) Устройство для сбора информации о работе процессора
SU1254487A1 (ru) Устройство дл обнаружени конфликтов в процессоре
SU1517031A1 (ru) Устройство сопр жени процессора и оперативной пам ти
SU1368889A1 (ru) Периферийный процессор дл обработки сигналов
SU1256025A1 (ru) Мультимикропрограммное устройство управлени
SU1660007A1 (ru) Устройство для контроля переходов
SU1254482A1 (ru) Устройство дл формировани адреса команд
SU1513440A1 (ru) Настраиваемое логическое устройство
SU1160409A1 (ru) Устройство дл адресации пам ти
SU1238072A2 (ru) Устройство адресации пам ти
SU1142822A1 (ru) Таймер
SU1716528A1 (ru) Вычислительное устройство с совмещением операций
SU1442990A1 (ru) Устройство дл адресации пам ти
SU1552189A1 (ru) Устройство дл контрол программ
SU1495789A1 (ru) Микропрограммное устройство управлени