SU1183979A1 - Устройство для сбора информации о работе процессора - Google Patents

Description

Изобретение относится к вычислительной технике и предназначено для запоминания трассы состояний процессора..

Целью изобретения является расти- 5 рение функциональных возможностей за счет реализации выбора типа записываемой информации и обеспечения анализа заполнения блока памяти информацией.

На чертеже представлена схема пред-10 латаемого устройства.

Устройство для запоминания состояний процессора содержит блок 1 памяти, счетчик адресов 2, коммутатор 3, регистр 4 управления, блок 5 дешифра-15 торов, дешифратор 6, третий элемент И 7, четвертый элемент И 8, второй элемент И 9, первый элемент И 10, шестой элемент И 11, пятый элемент И 12, второй элемент ИЛИ 13, первый 20 элемент ИЛИ 14, триггер 15, элемент 16 задержки, вход 17 кода режима, вход 18 признака обработки зафиксированных состояний процессора, вход 19 начальной установки, информационный 25 вход 20, второй 21, третий 22, четвертый 23 и первый 24 входы синхронизации, выход 25 запроса на прерывание· процессора, выход 26 признака останова процессора и информационный вы- зд ход 27.

Устройство работает следующим образом.

Перед началом работы в регистр 4 управления по входу 17 записывается код режима работы устройства. Код режима определяет выбор направления приема информации через коммутатор 3, частоту записи в блок 1 памяти, а следовательно, и частоту синхронизации счетчика 2 адресов, а также реакцию процессора на заполнение блока 1 памяти.

Устройство может работать либо в режиме записи информации в блок 1 памяти, либо в режиме считывания инфор-д^ мации из блока 1 памяти.

В режиме записи информации в блок 1 памяти устройство работает следующим образом. Одновременно с занесением информации в регистр 4 управления по входу 19 устройства счетчик 2 адресов сбрасывается в "0" и после этого увеличивает свое значение на 1 при поступлении каждого синхроимпульса.

Информация для записи в блок 1 па- 55 мяти передается через коммутатор 3. Выбором передаваемой информации управляет блок 5 дешифраторов в зависимости от управляющей информации, хранящейся в регистре 4 управления. На коммутатор 3 информация поступает со входа 20 устройства. Адрес записи р блок 1 памяти поступает со счетчика 2 адресов.

Частота записи в блок 1 памяти, а следовательно, и частота изменения счетчика 2 адресов определяется по дешифрации управляющей информации блока 5 дешифраторов. Если необходимо производить запись информации один раз за микрокоманду, то активизируется пятый выход блока 5 дешифраторов и разрешает прохождение синхроимпульсов с входа 22 устройства через элемент И 7 и элемент ИЛИ 13 для формирования сигнала записи в блок 1 памяти, и со входа 21 устройства через элемент И 9 и элемент ИЛИ 14 для синхронизации счетчика 2 адресов. В режиме записи информации в блок 1 памяти счетчик 2 адресов изменяет свое значение на +1 при поступлении каждого синхроимпульса. Если необходимо производить запись информации один раз за команду, то активизируется шестой выход блока 5 дешифраторов и разрешается прохождение синхроимпульсов со входа 23 устройства через элемент И 8 и элемент ИЛИ 13 для формирования сигнала записи в блок 1 памяти, и со входа 24 устройства через элемент И 10 и элемент ИЛИ 14 для синхронизации счетчика 2 адресов.

Если в управляющей информации не задана реакция процессора на заполнение блока. 1 памяти, то после максимального адреса записи в счетчике 2 адресов формируется нулевой адрес обращения к блоку 1 памяти и продолжается работа устройства.

Если в управляющей информации, хранящейся в регистре 4 управления, задан останов синхронизации процессора по заполнению блок'а 1 памяти, то по дешифрации дешифратором 6 состояния счетчика 2 адресов элемент И 12 формирует запрос на останов процессора,поступающий на выход 26 устройства.

Если в управляющей информации, хранящейся в регистре 4 управления, задана установка запроса на обработку процессором информации, запомненной в блоке 1 памяти, то по дешифрации дешифратором 6 состояния счетчика 2 адресов элемент й 11 формирует сигнал, устанавливающий триггер 15 в

з 1183979 «

активное состояние. С выхода триггера 15 запрос на прерывание процессора для обработки запомненной в блоке 1 памяти информации поступает на выход 25 устройства. Кроме того, сиг- 5 нал с выхода элемента И 11, пройдя через элемент 16 задержки, устанавливает в регистре 4 управления режим считывания из блока 1 памяти. Так как процессор начинает обработку запроса 10 на обработку информации, запомненной в блоке 1 памяти через несколько циклов после установки запроса, то необходима задержка этого сигнала на элементе 16 задержки для согласования 15 времени начала обработки информации процессором и времени установки в регистре 4 управления режима считывания .

В режиме считывания устройство ра- 20 ботает следующим образом.

Блок 5 дешифраторов по дешифрации режима считывания.устанавливает всчетчике 2 адресов режим вычитания, т.е. при каждом синхроимпульсе счетчик 2 адресов изменяет свое состояние на - 1. Синхроимпульсы в этом режиме поступают со входа 21 устройства через элемент И 9 и элемент ИЛИ 14. Синхроимпульсы со входа 22 устройства в режиме считывания не поступают, т.е записи в блок 1 памяти не производится. Считанная из блока 1 памяти информация поступает на выход 27 устрой ства. По окончании считывания информации из блока 1 памяти по входу 18 устройства поступает сигнал,сбрасывающий триггер запроса. Если необходимо продолжить запись информации в блок 1 памяти, то необходимо по входу 17 устройства установить в регистре 4 управления необходимый режим.

20

Claims (2)

1. УСТРОЙСТВО ДЛЯ СБОРА ИНФОРМАЦИИ О РАБОТЕ ПРОЦЕССОРА, содержащее блок памяти и счетчик адресов, причем информационный выход счетчика адресов соединен с адресным входом блока памяти, выход которого является информационным выходом устройства, вход сброса счетчика адресов является входом начальной установки устройства, отличающее ся тем, что, с целью расширения функциональных возможностей за счет реализации выбора типа записываемой информации

   и обеспечения анализа заполнения блока памяти информацией, оно дополнительно содержит регистр управления, блок дешифраторов, дешифратор, коммутатор, шесть элементов И, два элемента ИЛИ, элемент задержки и триггер, причем информационный вход коммутатора является информационным входом устройства, информационный вход регистра управления является входом кода режима.устройства, выход регистра управления соединен с входом блока дешифраторов, первый выход которого соединен с входом синхронизации счетчика адресов, счетный вход которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, первые входы которых являются соответственно первым и вторым входами синхронизации устройства, второй выход блока дешифраторов соединен с управляющим входом коммутатора, выход которого соединен с информационным входом блока памяти, вход чтения-записи которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и четвертого элементов И, первые входы которых являются соответственно третьим и четвертым входами синхронизации устройства, третий и четвертый выходы блока дешифраторов соединены соответственно с первыми входами пятого и шестого элементов' И, вторые входы которых соединены с выходом дешифратора, вход которого соединен с информационными выходами «счетчика адресов, пятый выход блока дешифраторов соединен с вторыми входами третьего и второго элементов И, шестой выход блока дешифраторов соединен с вторыми входами первого и четвертого элементов И, выход пятого элемента И является выходом признака останова процессора устройства,выход шестого элемента И соединен с входом установки в "1" триггера и через элемент задержки - с входом записи регистра управления, вход установки в нуль триггера является входом признака обработки зафиксированных состояний процессора устройства, выход триггера является выходом запроса на прерывание процессора устройства.

   1183979

   >

   1 1183979
2. 2