SU849299A1 - Запоминающее устройство - Google Patents

Description

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам динамического типа с периодической регенерацией информации . Известно запоминак дее устройство, содержащее накопитель, блок адресации и блок управлени  fl . Недостатком этого устройства  вл ютс  узкие функциональные возможности Наиболее близким по технической сущности к предлагаемому  вл етс  запоминающее устройство, содержащее накопитель , блок управлени , формирователь и адресный блок 2. Недостатком известного устройства  вл ютс  его ограниченные функциональ ные возможности, выражающиес  в том, что они не позвол ют оперировать, с част ми информационного слова. Цель изобретени  - расширение функ циональных возможностей запоминающего устройства за счет введени  возможности работы с част ми информа ционного слова. Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее блок управлени , управл ющие входы и управл кнций выход которого  вл ютс  соответственно управл ющими входами и управл ющим выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока и  вл ютс  адресными В ходами устройства, а его управл ющие входы подключены к соответствующим выходам блока управлени , накопитель , адресные входы которого подключены к выходам адресного блока и.  вл ютс  адресными входами устройства, управл ющие входы накопител  подключены к выходам формировател , а его информационные входы  вл ютс  информационными входами устройства, введены дополнительные управл ющие входы накопител , подключешЕые к дополнительным выходам формировател .

Кроме того, блок управлени  устройства содержит дополнительный формирователь , выходы которого  вл ютс  выходами блока управлени , первый тригер , первый выход которого подключен к первому входу дополнительного формировател  и  вл етс  соответствующим выходом блока управлени , второй триггер , первый выход которого п одключен ко второму входу дополнительного формировател  , а первый вход - к соответствующему выходу дополнительного формировател , первый и второй элементы И, выходы которьк подключены соответственно к первому входу первого триггера и к т;ретьему входу дополнительного формировател , первый элемент И-ИЕ, выход которого подключен к первым входам первого и второго элементов И, а его первый вход подключен ко второму входу первого триггера и  вл етс  соответствующим управл ющим входом блока управлени , третий триггер, выход которого под1спючен ко второму входу первого элемента И-НЕ, и второй элемент И-НЕ, выход которого подключен ко входу третьего триггера, первый вход - ко второму выходу второго триггера, а второй вход второго элемента И-НЕ подключен ко второму выходу первого триггера и  вл етс  соответствующим выходом блока управлени , второй вход первого элемента И подключен к первому выходу второго триггера, а второй вход второго элемента И и четвертый вход дополнительного формировател   вл ютс  соответствующим управл ющими входами блока управлени .

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2функциональна  схема блока управлени ; на фиг. 3 - функциональна  схема блока пам ти.

Запоминающее устройство содержит (фиг. 1) блок 1 управлени , формирователь 2, накопитель 3 и адресньй бло 4, управл ющий вход 5 Вызов, управл ющий вход 6 Запись-Чтение,- управл ющий выход 7 Ответ, выход 8 Запись , выход 9 Чтение, выход, 10 Обращение, выход 11 Регенераци , управл ющий вход 12 Младша  тетрада управл ющий вход 13 Старша  тетрада управл ющий вход 14 Младший/старший байт, адресные входы 15 формировател , выходы формировател  16 Выбор кристалла выходы формировател  17

Запись третрады, выходы формировател  18 Считьшание байта, информационные входы - выходы 19 накопител , адресные входы 20 накопител , адресные входы 21 устройства, адресные входы 22 адресного блока, выходы 23 адресного блока.

Блок управлени  содержит {фиг. 2) дополнительный формирователь 24, первый триггер 25 режима работы, второй триггер 26 (сброса), третий триггер 27 (регенерации), первьй 28 и второй 29 элементы И, первый 30 и второй 31 элементы И-НЕ, первый тактовый вход 32, первый 33, второй 34 и третий 35 входы дополнительного формировател , выход 36 дополнительного формировател , второй 37 и третий 38 тактовые входы.

Накопитель содержит (фиг. З) элементы 39-46 пам ти, элементы И 47-50 вход 51 Выбор 1 кристалла, вход 52 Выбор 2 кристалла, вход 53 Считывание 1 байта, вход 54 Счибайта , вход 55 Запись 1

тывание 2 ,

вход 56

тетрады

Запись 2

тетрады

вход 57 Запись 3 тетрады .11 вход 58 Запись 4 тетрады.

Устройство работает следующим образом .

Блок 1 управлени  срабатывает при поступлении на его управл ющий вход 5 сигнала Вызов по шине вызова и при наличии на управл ющем входе 6 одного из состо ний ЗаписьЧтение , которое поступает по шине записи-чтени . Блок 1 управлени  обеспечивает управление работой остальных блоков запоминающего устройства и согласование режима регенерации информации в накопителе 3 с работой последнего при записи или считывании информации. Блок 1 управлени  вырабатывает сигнал Ответ по

управл ющему выходу 7, которьш пос .тупает на шину ответа, команды Запись или Ч тение которые с выходов 8 или 9 соответственно поступают в формирователь и команды Обращение

пр выходу 10 или Регенераци  по выходу П.

Формирователь 2 обеспечивает непосредственное управление работой накопител  3 и выбор формата слова.

На выходы формировател  2 поступают команды Обращение или Регенераци  с выходов блока 1 управлени  10 и И, сигналы Младша  тетрада иа управл ющий вход 12, Старша  тетрада - на управл ющий вход 13 и Младший/старший байт - на управл ющий вход 14. Часть разр дов адреса поступает на адресные входы 15. Данный блок формирует три группы сигналов, которые поступают в накопитель 3 с выходов 16 - сигналы Выбор кристалла, 17 - сигнал Запись тетрады и 18 - сигналы Сч тьшание байта. Обмен информацией производитс  через информационные входы-выходы 19, которые  вл ютс  магистралью ввода-вывода информации в устройство . Накопитель 3 обеспечивает хране ние информации, адрес которой посту пает на его адресные входы 20. Адресный блок 4 обеспечивает изменение текущего адреса регенерации и коммутацию части адресных шин в режимах обращени  или регенерации. Адресные шины 21 предлагаемого устройства подсоединены так, что из оди надцати разр дов .п ть младших соединены с адресными входами 22 адресн го блока 4. Старшие разр ды адреса соединены с группой адресных входов 15 формировател  (в рассматриваемом случае только один старший разр д I1 разр д адреса). Остальные разр ды адреса - (с 6 по 10) соединены с адресными входами 20 накопител  3, причем; младшие разр ды (1-5) поступа ют ца входы 20 с выходов 23 адресного блока 4. Таким образом, на адресные входы 20 поступают дес ть разр дов адреса: п ть - с выходов 23 (разр ды 1-5) и п ть - непосредственно с адресных входов 21 (разр ды 6-10). Кроме того, в адресный блок 4 поступают команды Обращение с выхода 10 и Регенераци  с выхода 11 блока 1 управлени . Блок 1 управле1ш  обеспечивает фор мирование соответствующих управл ющих сигналов в режиме обращени  центрального процессора к запоминающему устройству (по шинам вызова и записичтени ) и в режиме регенерации одной строки полупроводниковых элементов накопител  3. При поступлении сигнала Вызов (переход в состо ние логического иул ) на выходе элемента 30 И-НЕ формируетс  сигнал логической единицы. Этот сигнал поступает на вход элемента 28 И, на выходе которого при 996 этом образуетс  сигнал, поступающий на тактов1 1Й вход первого триггера 25 режима работы, на D-вход которого поступает логический нуль со входа 5 (инверси  сигнала Вызов), в результате этого последний устанавливаетс  в состоние О. Сигнал с выхода элементов 30 И-НЕ поступает также на один из входов элемента 29 И, на второй вход которого с первого тактового входа 32 подаютс  тактовые импульсы с частотой f (около 6 мГц), которые в результате этого поступают с выхода элемента 29 И на третий вход 35 дополнительного формировател  24. В последний поступают сигналы Обращение с инверсного выхода первого триггера 25 рехсиме работы на первый вход 33 и состо ни  Запись-Чтение на четвертый вход 6 (с шины записьчтение ) . Кроме того, сигнал Обращение поступает на выход 10 блока 1 управлени  (в виде логической единицы ) . Структура и временна  диаграмма работы формировател  24 завис т от конкретного исполнени  накопител  и его временной диаграммы и не  вл етс  принципиальными дл  предлагаемого устройства. В зависимости от состо ни  входа 6 формирователь 24 формирует команды Запись на выходе 8 или Чтение на выходе -9. По окончании цикла работы накопител  3 сигнал на выходе 36 формировател  24 переходит в состо ние логического нул  . Поскольку этот сигнал поступает на D-вход второго триггера 26 сброса , на С-вход которого поступает инверси  тактовых импульсов с частотой f, то этот триггер устанавливаетс  в состо ние О, При этом сигнал с пр мого выхода триггера 26 сброса поступает на вход 34 формировател  24, в котором по этому сигналу осуществл етс  приведение всех элементов в исходное состо ние Сброс и формирование сигнала Ответ, который с выхода 7 по тупает на шину отвата (сигнал переходит в состо ние логического нул ). Получив этот сигнал , центральный процессор снимает сигнал Вызов и на входе 5 устанавливаетс  исходное состо ние (логическа  единица). При переходе элементов формировател  24 в исходное состо ние (при сбросе) сигнал на его выходе 36 переходит в состо ние логической единицы и по инверсному тактовому сигналу устанавливает в 1 триггер.; 26 сброса . Сигнал с пр мого выхода последнего (логическа  единица), поступает на вход 34 формировател  24, вызьша  тем самым переход сигнала Ответ в состо ние логической единицы , и поступает на вход элемента 28 И, не вызьюа  изменени  на.его вы ходе,- т&к как на второй его вход пос тупает состо ние логического нул  с выхода элемента 30 И-НЕ. При поступлении по шине 38 тактов импульсов с частотой f (около 20 кГ на С-вход триггера 27 регенерации, последний устанавливаетс  в О, в результате этого на выходе элемента 30 И-НЕ образуетс  логическа  единица. Этот сигнал поступает на вход элемента 29 И, разреша  прохождение через него импульсов с частото f , которые поступают на вход 35 фор шpoвaтeл  24. Кроме того, сигнал с выхода элемента 30 И-НЕ поступает на вход элемента 28 И, сигнал с выхода которого, поступа  на С-вход триггер 25 режима работы, переводит последни в состо ние 1. В результате, сигна Регенераци  с пр мого выхода триггера 25 режима работы поступает на выход 11 блока 1 управлени  (в виде логической единицы). В зависимости от конкретного исполтшни  элементов пам ти в накопителе 3 формирователь 24 обеспечивает формирование команд Запись или Чтение по шинам 8 или 9 соответственно. Далее схема срабатьшает аналогично описанному вьппе с той разницей, что сигнал Ответ на выходе 7 не формируетс , а изменени  состо ни  триггера 26 сброса через его инверсный выход поступает на вход элемента 31 И-ИЕ, на второй вход которого подаетс  сиг нал Регенеращш (с пр мого выхода триггера 25 режима работы). На выходе элемента 31 И-НЕ образуетс  импульс (в логического нул ), который вновь переводит триггер 27 регенерации в состо ние 1 (исходное.состо ние). Возможны случаи, когда сигнал Вы зов происходит во врем  выполнени  регенерации или когда тактовый импульс с частотой fn , вызываю1ций реге нерацию, приходит в момент обращени  к пам ти, т.е. до формировани  сигнала Ответ.

Claims (2)

1. Работа блока 1 управлени  в этих случа х аналогична рассмотренной вьше, причем здесь регенераци  переходит в обращение к пам ти и наоборот. Это обеспечиваетс  в этих случа х тем, что каждый цикл работы блока 1 управлени  заканчиваетс  сначала перехоДом триггера 26 в состо ние О, вызыва  тем самым приведение в исходное состо ние элементов формировател  24 а затем - состо ние 1 вызьша  тем самьм через элемент 28 И запись в триг-гер 25 очередного режима работы (обращени  или регенерации) блока 1 управлени . Особенностью схемного построени  блока 1 управлени   вл етс  то, что оно обеспечивает независимость работы данного блока от частоты обращени  к нему центрального процессора. Накопитель 3 (фиг. 3) работает следующим образом. В режиме обращение в накопитель 3 с выхода 16 поступает один из сигналов Выбор 1 кристалла на вход 51 или Выбор 2 кристалла на вход 52. При чтенрш в накопитель с выходов 13 поступает один из сигналов Считывание 1 байта на вход 53 или Считывание 2 байта на вход 54. При считывании 16-разр дных слова оба этих сигнала поступает одновременно. При записи в накопитель 3 с выходов 17 поступает один из сигналов Запись, 1 тетрады на вход 55, Запись 2 тетрады на вход 56, Запись 3 тетрады на вход 57 и Запись 4 тетрады на вход 58 или люба  комбинаци  этих сигналов. При записи информации в элементы 39-40 пам ти (запись байта) адрес поступает через входы 20, сигнал Выбор 1кристалла - через вход 51, информаци  подаетс  входы-выходы 19 и по сигналам Запись I тетрады и Запись 2тетрады записываетс  в элементы 39-40 пам ти. При считывании информации с элементов 45-46 пам ти адрес поступает через входы 20, сигнал Выбор 2 кристалла - через вход 52 и по сигналу Считьшание 2 байта отк ываютс  элементы 49-50 И, в результате этого информаци  с выхода элементов 45-46 пам ти через элементы 49-50 И поступает на входы-выходы 19. в режиме регенерации осзпцествл етс  поочередна  регенераци  каждой строки элементов пам ти. Таким образом, предлагаемое устройство обеспечивает три варианта считьшани  (старший байт, младший байт и 16-разр дное слово) и побайт вую , потетрадную или пословную зап Так как потетрадное считывание легк обеспечиваетс  простьм коммутатором при- наличии побайтного, то практиче ки обеспечиваетс  запись и считьшаниё всех перечисленных вьше форматов . Это существенно расшир ет функ циональные возможности предлагаемог устройства и нозвол ет использовать его в качестве запоминающего устройства в составе вычислительных комплексов и в виде отдельных блоко использующих различные форматы слов Формула изобретени  Запоминающее устройство, содержащее блок управлени , управл ющие входы и управл ющий выход которого  вл ютс  соответственно входами и выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока, а его управл ющие входы подключены к соответствующим выходам блока управлени , -накопитель, адресные входы которого подключены к выходам адресного блока, управл ющие входы накопител  подключены к выходам формировател , о-тличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет возможности обращени  к част м информационного слова, допол99 10 нительные управл ющие входы накопител  подключены к дополнительным выходам формировател . 2. Устройство по п. I, о т л и чающеес  тем, что блок управлени  устройства содержит дополнительный формирователь, выходы которого  вл ютс  выходами блока управлени , первый триггер, первый выход которого подключен к первому входу дополнительного формировател , второй триггер, первый вьгход которого подключен ко второму входу дополнительного форМ11ровател , а первый вход - . к соответствующему выходу дополнительного формировател , первый и второй элементы И, выходы которых подключены соответственно к первому входу первого триггера и к третьему входу дополнительного формирова га , первый элемент И-НЕ, вьгход которого . подключен к первым входам йервого и второго элементов И, а его первый вход подключен ко второму входу первого триггера, третий триггер, выход которого подключен ко второму входу первого элемента И-НЕ, и второй элемент И-НЕ, вькод которого подключен ко входу третьего триггера, первый вход - ко второму выходу второго триггера, а второй вход второго элемента И-НЁ подключен ко второму выходу первого триггера, второй вход первого элемента И подключен к первому вьпсоду второго триггера. Источники информации, прин тые во внимание при экспертизе 1. Электроника, 1976, № 10, . 27-32.
2. 2. Патент США № 3.790.961. л. G 11 С 11/24, опублик. 1976. (прототип).

   CD

   C

   m

   Z 4 4

   C4J

   /V7

   «TI

   7

   lo

   si

   Ю

   u

   л S

   tM

   «M

   Г

   А

   ТЧ Tk

   й

   t

   V5 «N

   t. S

   А

   «о 4S

   г,

   S

   «

   ча

   сг

   vj

   и CS,

   ча g е

   Ь- еч1

   О

   гл F,

   Г

   «

   Gi