SU809350A1 - Запоминающее устройство - Google Patents

Description

изобретение относитс  к вычисли тельной технике и предназначено дл  использовани  в цифровых вычислитель ных машинах с повышенными требовани  ми к информационной надежности. Известно устройство, в котором за поминающа  матрица (накопитель) подсоединена к усилител м воспроизведени  с помощью диодов и транзисторов, входы которых через трансформаторы подсоединены к стробирующему генератору , кроме того в нем RC-цепочки подключены к диодам и эмиттерам тран зисторов. В этом устройстве повышена помехозащищенность за счет одновременного стробировани  и предусмот рено подавление помех в нелинейных элементах 1J. Это устройство не исчерпывает до конца всеВОЗМОЖНОСТИ повьииени  информационной надежности запомингиодих устройств, так как в нем отсутствуют элементы и блоки, обеспечивающие мно гократное стробирование и сравнение сформированных сигналов. Из известных запоминающих устройств наиболее близким к предлагаемому  вл етс  устройство, содержащее накопитель, соединенный с ключами X и У и усилител ми считывани , которые подключены, к формировател м сигналов и к форилировател м стробирующнх импульсов, подсоединенных к блоку задержки, который подключен к блоку управлени . В этом устройстве используетс  по сути дела жесткое стробирование за счет формировани  импульса стробироваии  с помощью блока задержки по сигнешу с блока управлени  2 J. Но в данном устройстве отсутствует возможность обеспечени  высокой информационной надежности, так как предусмотрено только дублирование блоков с целью обеспечени  повышенной конструктивной или схемной надежности , а задача повышени  информационной надежности в нем не ставилась и не решалась. В устройстве нет блоков и элементов, позвол ющих осуществить многократное стробирование. Цель изобретени  - повышение информационной надежности ЗУ путем неоднократного стробировани  одного и того же сигнёша чтени  в ра:зное врем  после поступлени  его на усилитель считывани , что позвол ет выделить сигнал чтени  из помех с большей достоверностью, т.е. с большей информационной нгцдежностью.

Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее накопитель, входы которого подключены через координатные ключи к первому входу основного блока управлени , выходы накопител  через основные усилители считывани  подключены к первым входам основных дискриминаторов , выходы которых подключены к входам основных формирователей сигнала , второй выход основного блока уп равлени  через основной формирователь уровн  дискриминации подключен к вторым входам основных дискриминаторов, а третий выход через блок задержки подключен к выходам-основного формировател  стробирующих импульсов, выход которого соединен с соответствующими входами усилителей считывани , и числовой регистр, введены три группы элементов И, элементы ИЛИ, две группы триггеров и дополнительные формирователь стробирующих импульсов формирователь уровн  дискриминации, дискриминаторы, блок управлени , формирователи сигналов, усилители считывани , первый и второй входы дополнительных усилителей считывани  подключены к одноименным входам основных усилителей считывани , а третий входк выходу дополнительного формировател  стробирующих импульсов, входы которого подключены к соответствующим выходам блока задержки, выходы дополнительныхусилителеи считывани  соединены с первыми входгили дополнительных дискриминаторов, выходы которых подключены к входам дополнительных формирователей сигналов, вторые входы дополнительных дискриминатород подключены к выходу дополнительного формировател  уровн  дискриминации , вход которого соединен с четвертым выходом основного блока управлени , выходы основных и дополнительных формирователей сигналов подключены соответственно к первым входам элементов И первой группы и элементов ИЛИ, к вторым входам элементов И первой группы и элементов ИЛИ, выходы элементов И первой группы и элементов ИЛИ подключены непосредственно к входам числового регистра, а триггеры - к одному из выходов дополнительного блока управлени и первым входам элементов И втоpoi И третьей групп, вторые входы и выходы которых подключены через дополнительный блок управлени  соответственно к другому входу и первому выходу основного блока.

На чертеже представлена схема запоминающего устройства.

Запоминеиощее устройство содержит блок 1 управлени  соединенный ключами 2 X и У с основным формирователем 3 уровн  дискриминации и дополнительным формирователем 4 уровн  дискриминации, с блоком 5 задержки.

подключенным к формирователю 6 стробирующих импульсов и к дополнительному формирователю 7 стробирующих импульсов, соединенным соответственно с усилител ми 8 считывани  и дополнительными усилител ми 9 считывани , подключенными к накопителю 10, соединенному с ключами 2 X и У. Усилители 8 считывани  соединены с дискриминаторами 11, вторые входы которых подключены к формирователю 3 урон  дискриминации, а выход к формировател м 12 .сигналов. Выходы дополнительных усилителей 9 считывани  соединены с дополнительными дискриминаторами 13, вторые входы которых подключены к выходу дополнительного формировател  4 уровн  дискриминации, а выходы с входами дополнительных формирователей 14 сигналов. Выходы формирователей 12 сигналов и дополнительных формирователей 14 сигналов подключены к входам элементов ИЛИ 15 и элементов И 16 первой группы, выходы которых соединены с числовым регистром 17 и с первыми входами триггеров 18 первой группы, соединенных с первыми входами элементов И 19 второй группы, вторые входы и выходы которых подключены к дополнительному блоку 20 управлени , соединенному с блоком 1 управлени . Вторые входы триггеров 18 первой группы подключен к вторым входам триггеров 21 второй группы и дополнительному блоку 20 управлени . Первые входы триггеров 2 второй группы соединены с выходами группы элементов ИЛИ 15, а выходы триггеров 21 второй группы подключены к первым входам элементов И 22 третьей группы, вторые входы и выходы которых соединены с дополнительны блоком 20 управлени .

Блок 1 управлени  включает в себ  Элементы И, ИЛИ, счетчик на j-К триггерах , инверторы, усилители мощности дл  стандартных сигналов, триггеры опроса и задани  режима, элементы задержки.

В режиме считывани  информации с блока 1 управлени  запускаютс  ключи X и У (в случае необходимости и со сдвигом по времени), причем длительность запускающих импульсов определ етс  элементами задержки, элементами И и ИЛИ и триггером опроса . Затем через определенное врем  блок 1 управлени  выдает сигналы на формирователь стробирующих импульсов , усилители воспроизведени . Задание уровн  дискриминации с помощью формировател  уровн  дискриминации регулируетс  с помощью блока управлени .

Claims (1)

1. Дополнительный блок 20 управлени  содержит элементы И, ИЛИ, НЕ, триггер установки режима, триггер двой|ного или многократного стробировани  счетчик количества стробирующих импульсов и инверторы. Работа дополнительного формировател  уровн  дискриминации, дополни тельных дискриминаторов, стробирование дополнительных усилителей воепроизведени  и управление группами, элементов И и ИЛИ осуществл етс  син хронно с работой блока 1 управлени  с помощью дополнительного блока 20 управлени . При поступлении сигнала считывани  из блока 1 управлени  на ключи 2 X и У происходит считывание сигналов по определенному гщресу из накопител  10, которые поступают на входы усилителей 8 считывани  и вход дополнительных усилителей 9 считывани . В этом же такте считывани  с другого входа блока 1 управлени  запускаетс  блок 5 задержки, по -выходным сигналам которого (первьлй и второй выход) запускаетс  и формируетс  длительность импульса строба на формирователе 6 стробирук цих импульсов Выходной импульс формировател  стробирующих импульсов служит в качестве стробирующего импульса дл  1(силителе 8 считывани . По истечении некоторого наперед заданного времени по срав нению со стробирующим импульсом, поступившим на усилители считывани  по управл ющему импульсу из блока 1 управлени , блок 5 задержки (третий и четвертый выход) запускает- и формирует длительность импульса строба дл  Дополнительных усилителей 9. Это позвол ет стробировать один и тот же сигнал чтени , поступивший из накопител  10 дважды (аналогична  схема ЗУ может быть выполнена и дл  многократного стробировани  Ьдного и того же сигнала). Поэтому в предложенном запоминающем устройстве возможно решение рационального расположени  стробирующих импульсов, когда помеха затухает , а сигнал чтени  еще относительно велик. Аппаратное сравнение правильности считывани  1 или 0 осущест вл етс  с помощью усилител  8 и дополнительного усилител  9, на которые проход т не только стробируи цие сигналы в разное врем , но и в разные уровни дискриминации. Разные уровни дискриминации подаютс  с помсмцью действи  формировател  3 уровн  дискриминации и дополнительного формировател  4 уровн  дискриминации на дискриминаторы 11 и дополнительные дискриминаторы 13. Дискриминаторы 11 и дополнительные дискриминаторы 13 соединены с формирователем 12 сигналов и дополнительными формировател ми сигналов 14, на которых независимо формируютс  сигналы чтени , считанные по одному и тому же разр ду . Эти сигналы поступают на элементы и 16 и элементы ИЛИ 15. В том случае , если сформированы 1 формирователем сигналов 12 и дополнительньлм формирователем 14 сигналов,происхолит, запись 1 в числовой регистр 17. Если же на элементы И 16 и элементы ИЛИ 15 поступают разные информационные сигнс1лы, т.е. 1 и О запись в числовой регистр 17 не происходит/ а происходит поразр дна  запись триггера 18 первой группы триггерюв 21 второй группы, т.е. запись О или 1 (или наоборот). Перед этой записью триггеры первой и второй группы по сигналу с дополнительного блока 20 управлени  сбрасываютс  в О. После записи информации в эти триггеры происходит опрос состо ни  триггеров путем подачи управл ющего сигнала (потенциала) с дополнительного блока 20 управлени  на вторые входы элементов И 19 второй группы и вторые входы элементов И 22 третьей группы. В случае несоответстви  с формированных сигнашов в формирователе сигналов и в дополнительном формирователе 14 сигналов с выходов соответствующих разр дов элементов И 19 второй группы и элементов И 22 третьей группы в дополнительный блок 20 управлени поразр дно приход т сигналы 1 и О (или наоборот). Это служит причиной выработки управл ющего сигнала дополнительным блоком управлени  20, который поступает в блок 1 управлени  на повторный опрос данного адреса слова или фиксации возможной информационной ошибки в данном слове. Такое воспроизведение одного и того же сигнала позвол ет исключить информационную ошибку при определении считанного сигнала 1 или О. Поэтому использование предлагаемого запоминающего устройства в цифровой вычислительной машине может удовлетворить повышенные технические требовани  к информационной надежности и исключить случайное воспроизведение ложной информации из-за случайных и квазидетерминированных помех. Внедрение такого запоминающего устройства будет способствовать эффективности использовани  не только запоминающего устройства, но и ЦВМ в целом. Формула изобретени  . Запоминак цее устрюйство, содержащее накопитель, входы которого подключены через координатные ключи к первому входу основного блока управлени , выходы накопител  через основные усилители считывани  подключены к первым входам основных дискриминаторов , выходы которых подключены к входам основных формирователей сиг- налов, второй выход основного блока