SU1591076A2

SU1591076A2 - Устройство для контроля блоков оперативной памяти

Info

Publication number: SU1591076A2
Application number: SU884623286A
Authority: SU
Inventors: Nina K Mikhnova; Konstantin I Kinshakov; Aleksandr A Samarin
Original assignee: Nina K Mikhnova; Kinshakov Konstantin; Aleksandr A Samarin
Priority date: 1988-11-05
Filing date: 1988-11-05
Publication date: 1990-09-07

Description

Изобретение относится к вычислительной технике и может найти применение в устройствах контроля

2

блоков оперативной памяти с произ- вольной выборкой. Целью изобретения является повышение достоверности контроля блоков оперативной памяти. Устройство позволяет проводить контроль блоков оперативной памяти тестами "Адресный код", "Шахматный двойной прямой и обратный", "Бегущие 0 и 1", "Дождь" и дополнительно тестом "Запись-чтение по прямому и дополнительному адресам", обеспечивающий максимальное количество коммутаций в адресной и информационной магистралях контролируемого блока оперативной памяти. 3 ил.

(Λ

Изобретение относится к вычислительной технике, может найти применение в устройствах контроля блоков оперативной памяти с произвольной выборкой и является усовершенствованием изобретения по авт.св. № 1161993.

Цель изобретения - повышение достоверности контроля блоков оперативной памяти.

На фиг.1 и 2 представлены функциональные схемы устройства; на фиг.З схема блока управления.

Устройство (фиг.1 и 2) содержит блок 1 управления, контролируемый блок 2 оперативной памяти, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5, имеющий разрядность η=1οβ.А, где А - количество адресов, первый счетный триггер 6, формирователь 7 импульсов, второй счет- . ный триггер 8, первый элемент И 9, основные коммутаторы 10, полусумматор 11, дополнительные коммутаторы 12, второй 13 и третий 14 счетчики, блок 15 сравнения, первый дешифратор 16, элементы НЕ 17, второй дешифратор 18, элемент НЕ 19, третий счетный триггер 20, коммутатор 21 тактовых сигналов, второй элемент И 22, группу сумматоров 23 по модулю два.

Блок 1 управления (фиг.З) содержит элемент И 24, формирователь 25 тактовых сигналов, буферный регистр 26, .. формирователь 27 сигналов сброса, выполненный в виде кнопки, генератор 28 импульсов, счетный триггер 29, выходы 30-36 блока управления, вход 37 окончания записи теста, вход 38 прерывания теста, группу формирователей 39 импульсов, элемент И 40 и делитель 41 частоты. Выход 32 блока 1 управления является тактовым, выход 30 задает режим работы "Запись-чте ние", через выходы 34-36 блок 1 задасл

со

ю

3

1591076

4

ет код проверочных тестов: "Адрес- | ный код", "Шахматный двойной прямой и обратный", "Бегущий 0 (1) по разрядам", "Дождь", тес.т "Запись-чтение по прямому и дополнительному адресу".

Дешифратор 18, элемент НЕ 19, счетный триггер 20, коммутатор 21, элемент И 22, группа сумматоров 2.3 по модулю два обеспечивают формирование Ц) адресной магистрали и теста "Записьчтение по прямому и дополнительному адресу".

Устройство работает следующим образом. 15

При поступлении по выходам 34-36 блока 1 управления кода задаваемого теста, не соответствующего коду теста "Запись-чтение по прямому и дополнительному адресу" на выходе дешиф - - 20 ратора 18 формируется сигнал, запрещающий работу элемента И 22 и разрешающий поступление сигнала с выхода элемента И 9 непосредственно на вход счетчика 5. Сигнал низкого уров- 5 ня поступает на один из входов группы сумматоров 23, на второй вход которого поступает выход счетчика 5, вследствие чего на выходе группы сумматоров 23 по модулю два формируются сигналы, зо соответствующие значению разрядов счетчика 5, обеспечивая тем самым последовательное изменение адресов при прохождении тестов "Адресный код", "Шахматный двойной и обратный", "Бегущий 0 (1) по разрядам", "Дождь”.

При работе устройства в тесте "Запись-чтение по прямому и дополнительному адресу" при поступлении с выходов 34-36 блока 1 управления соот- ц) ветствующего кода на выходе дешифратора 18 появляется сигнал, запрещающий поступление тестовой частоты непосредственно с выхода элемента И 9 на выход счетчика 5 и разрешающий работу 45 элемента И 22,

Во время первого такта обращения по первому адресу счетный триггер 20 находится в исходном положении, вследствие чего на выходе элемента И 22 ед формируется сигнал низкого уровня, поступающий на первый вход каждого сумматора 23 по модулю два, на второй в вход каждого.сумматора 23 поступает сигнал соответствующего выхода. $$ счетчика, вследствие чего на выходах сумматоров 23 формируется код, соответствующий значению счетчика 5, Этот код поступает на входы основных ком*

мутаторов, вследствие чего на информационных магистралях для записи разрядов ОЗУ формируется код, соответствующий данному адресу, вследствие данной операции в первый адрес ячейки ОЗУ будет записан ее код. По концу тактового сигнала счетный триггер 20 изменит свое состояние, вследствие чего на входах сумматоров 23 по модулю два сформируется высокий уровень, а так как состояние счетчика 5 не меняется после первого тактового импульса, то на выходах сумматоров 23 сформируется код дополнительного адреса и запись информации произойдет по дополняющему адресу. По концу второго такта на вход счетчика 5 поступит тактовый сигнал, который увеличит состояние счетчика на единицу, при этом счетный триггер 20 также изменит свое состояние, вследствие чего на выходной магистрали адреса появится код, соответствующий прямому коду очередного адреса. Таким образом, при записи и чтении информации происходит постоянная смена адреса и информации с прямого кода на дополнительный.

Применение теста "Запись-чтение по прямому и дополнительному адресам" позволяет повысить достоверность контроля блоков оперативной памяти при различных обращениях и максимальном количестве коммутаций в адресной и информационной магистралях блока памяти.

Claims

Формула, изобретения

Устройство для контроля блоков оперативной памяти по авт.св, № 1161993, отличающееся тем, что,. с целью повышения достоверности контроля, в устройство введены второй дешифратор, второй.элемент НЕ, третий счетный триггер, коммутатор тактовых сигналов, второй.элемент И и группа сумматоров по модулю два, выходы которых подключены к соответствующим входам основных коммутаторов и являются адресными выходами устройства, первый вход каждого сумматора по модулю два группы подключен к выходу второго элемента И, первый вход которого подключен к первому управляющему входу коммутатора тактовых сигналов и выходу третьего счетного триггера, вход синхронизации которого

5

1591076

соединен с выходом первого элемента И и с вторым и третьим информационными входами коммутатора тактовых сигналов, второй управляющий вход которого подключен к выходу второго элемента НЕ, вход которого подключен к первому информационному входу коммутатора тактовых сигналов, второму входу второго элемента И и к выходу

6

второго дешифратора, входы которого подключены к соответствующим выходам задания кода проверочных тестов блока управления, второй вход каждого сумматора по модулю два соединен с соответствующим выходом первого счетчика, вход синхронизации которого соединен с выходом коммутатора так^0 товых сигналов.

Фиг.1

г

1591076

г~

34 3536 33 32

Филд