SU1534509A2 - Устройство дл регенерации динамической пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  регенерации динамической пам ти ЭВМ. Цель изобретени  - повышение быстродействи  динамической пам ти. Устройство содержит первый 1 и второй 2 генераторы тактовых импульсов, первый 3 и второй 4 триггеры, второй 5 и первый 6 шинные формирователи, блок 7 местного управлени , счетчики 8, дешифратор 9, шифратор 10, регистр 11, элемент И 12, элемент ИЛИ 13. Кроме того, устройство содержит вход 16 требовани  пр мого доступа к пам ти (ПДП) процессора 14, вход 17 предоставлени  ПДП, входы-выходы 20 управлени  пам тью, группу выходов 21 и группу входов 22 блока 7 местного управлени , вход 23 режима работы блока 7 местного управлени , выход 24 сигнала синхронизации, выход 25 сигнала разр жени  записи, выход 26 сигнала стробировани , выход 27 сигнала сброса, синхровход 28 блока 7. В исходном состо нии триггеры 3, 4, 52 сброшены, счетчики 8 обнулены. При обращении к оперативной пам ти 15 происходит регенераци  всех  чеек пам ти с заданным адресом строки, и по окончании цикла обращени  происходит обнуление счетчика 8, пор дковый номер которого совпадает с кодом адреса строки. Запрос на регенерацию  чеек оперативной пам ти 15 с данным адресом строки может поступить с выхода данного счетчика 8 только через врем  T периода регенерации при условии, что за это врем  процессор 14 больше не обращалс  с этим адресом строки. Текущие коды счетчиков определ ют допустимое врем  хране

черн ков владимир сергеевич+7552080реRмаNеNт мемоRY13 310141 харьков13 310202 харьков, пр.л.свободы 39-232

13 310070 харьков, старошишковска  12-103Изобретение относитс  к области автоматики и вычислительной техники и  вл етс  усовершенствованием посто нного запоминающего устройства по а.с. N 746730. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем, что устройство содержит ключевой элемент 10 и триггер 11. Элемент 10 и триггер 11 автоматически обеспечивают определенную п

Description

Изобретение относитс  к вычислительной технике, может быть использовано дл  регенерации динамической пам ти ЭВМ и  вл етс  усовершенствованием известного устройства по авт. св. № 1434497.

Целью изобретени   вл етс  повышение быстродействи  пам ти.

На фиг.1 приведена функциональна  схема устройства; на фиг.2 - схема блока местного управлени ; на фиг.З временна  диаграмма работы устройства в режиме регенерации информации .

Устройство содержит первый I и второй 2 генераторы тактовых импульсов , первый 3 и второй 4 триггеры, второй 5 и первый 6 шинные формирователи , блок 7 местного управлени , счетчики 8, дешиАратор 9, шифратор 10, регистр 11, элемент И 12, элемент ИЛИ 13. На фиг.1 также приведены элементы DBM, взаимодействующие с устройством: центральный процессор 14 и оперативна  пам ть 15. Кроме того, VCTDOUCTBO содепжит выход 16 требовани  пр мого доступа к пам ти (ПДП), процессора 14, вход 17 предоставлени  ПЛП, выход 18 подтверждени  захвата канала (ПЗ), адресные входы-выходы 19, входы-выходы 20 управлени  пам тью, группу выходов 21 и группу входов 22 блока 7 местного управлени , вход 23 режима работы блока 7 местного управлени , выход 24 сигнала синхронизации, выход 25 сигнала разрешени  записи, выход 26 сигнала стробнровани  выход 27 сигнала сброса, синхровход 28 блока 7 местного управлени .

Блок 7 местного управлени  содержит элементы ИЛИ-НЕ 29-33, элемент НЕ 34, одновнбратор 35, элементы И 36-39, триггеры 40-44, элементы И-НЕ , элемент ИЛИ 48, одновибратор 49 и резистор 50.

Кроме того, устройство содержит элемент 51 задержки, группу 52 триг- .геров, группу 53 элементов И, вход 54 стробировани  записи.

Устройство работает следующим образом.

В исходном состо нии триггеры 3, 4, 40-42, 44 и 52 сброшены, триг :гер 43 взведен, счетчики 8 обнулены Импульсы с выхода генератора 2 тактовых импульсов через элемент И 12 и группу элементов И 53 поступают

на счетные входы счетчиков 8, соответствующим адресам строк, к которым было обращение при записи информации в пам ть. На счетные входы

счетчиков 8, к которым не было обращени  при записи информации в пам ть , импульсы поступать не будут, так как соответсвующие элементы

группы И 53 заблокированы низкими уровн ми сигналов на соответствующих выходах триггеров 52 группы.

При переполнении одного из счетчиков 8 сигнал с выхода его послед5 него разр да через элемент ИЛИ 13 поступает на вход установки триггера 3.

Одновременно на выходе шифратора 10 устанавливаетс  код счетчика 8t0 (от 0 до п), соответствующий коду адреса строки тех  чеек оперативной пам ти, дл  которых истекло врем  хранени  информации и требуетс  регенераци  .

5 По переднему фронту импульса

генератора 1 тактовых импульсов устанавливаетс  триггер 3, на его пр мом выходе вырабатываетс  сигнал 16 требовани  пр мого доступа (ТПД)

о Процессор 14 приостанавливает выполнение операций, освобождает адресную шину 19 и выдает ответный сигнал на вход 17 предоставлени  ПДП, устанавливающий триггер 4,

с который в свою очередь сбрасывает триггер 3, вырабатывает сигнал на выходе 18 подтверждени  захвата ка- . нала (ПЗ), а также открывает тинные формирователи 5 и 6.

0 Сигнал с инверсного выхода триггера 4 запрещает прохождение импульсов генератора 2 тактовых импульсов через элемент И 12 на входы счетчи ков 8. Сигнал с пр мого выхода триг5 гера 4 поступает в блок 7 местного управлени  и разрешает установку триггера 40, который взведетс  после завершени  текущего цикла обращени  к оперативной пам ти 15 и сн 0 ти  сигналов синхронизации активного устройства (СИА), синхронизации пассивного устройства (СИП), .поступаю- тщих на входы 22 блока 7 местного управлени , положительным перепадом тактового импульса (ТИ) от генератора 1 тактовых импульсов. Сигнал регенерации (РГН) с пр мого выхода триггера 40 поступает через шинный формирователь 6 в оперативную па5

10

15

20

25

5 1534509 м ть 15 и остаетс  активным в тече

ние всего времени регенерации.

Следующими тактовыми импульсами последовательно взвод тс  триггер 42, сбрасываетс  триггер 43 и взводитс  триггер 44. Сигналы с инверсного выхода триггера 43 и пр мого выхода триггера 44, собранные на элементе ИЛИ 48, формируют сигнал СИА, а собранные на элементе И 38 формируют сигнал Ввод. Сигналы СИА и Ввод поступают в оперативную пам ть 15 через шинный формирователь 6 вместе с кодом адреса строки с выхода шинного формировател  5. Одновременно код адреса строки поступает на информационные входы регистра II. Запись в регистр 11 происходит по переднему фронту сигнала на выходе 24 сигнала синхронизации , поступающего из блока 7 местного управлени . В ответ на сигнал Ввод оперативна  пам ть 15 формирует сигнал СИП, поступающий на информационный вход триггера 41, который очередным импульсом ТИ устанавливаетс  в единичное состо ние, разреша  установку триггера 43 слеующим импульсом ТИ. При этом снимаетс  сигнал Ввод, в ответ на который оперативна  пам ть I5 снимает сигнал СИП. Триггер 41 сбрасываетс  очередным импульсом ТИ, а следующим импульсом ТИ сбрасываетс  триггер 44 и снимаетс  сигнал СИА. дновибратор 35 выдел ет задний фронт и формирует на выходе 26 сигнала стробировани  одиночный импульс, который поступает на управл ющий вход дешифратора 9, обнул   тем самым счетчик 8, соответствующий коду, хран щемус  в регистре 11. Одновибратор 49 выдел ет передний ронт и формирует импульс отрицательной пол рности, обнул   триггер 0 и через элемент НЕ 34 - триггер 4. Снимаютс  сигналы РГН и ПЗ, цикл егенерации закончен.

Таким образом, может осуществл тьс  регенераци  дл  любой строки перативной пам ти 15. Если в процессе работы устройства ни один из счетчиков 8 не переполнен, т.е. врем  хранени  информации ни дл  одной строки не вышло, то работа устройства происходит следующим образом.

В режиме обращени  к оперативной пам ти 15 процессор 14 устанавливает

30

35

40

к 2 н у с р вы Мл щ лу уп си ра ги по го со а Пр вы ни

но ци ад ци ти 7 хо ле ко ст За ти ст но Т чт ше ад

50

.с доп дл  ти

 ч лом пос 52 соо вае как при фор ка при

55

0

5

0

5

4509

0

5

0

на адресной шине 19 код адреса  чейки пам ти, а на управл ющей шине 20 вырабатываютс  сигналы управлени , поступающие в блок 7 местного управлени  е входа 22: канальный сигнал синхронизации пассивного устройства (КСИП), канальный сигнал выбора внешнего устройства (КВУ). Младшие разр ды кода адреса,  вл ющиес  кодом адреса строки, по сигналу с выхода 24 блока 7 местного управлени  при наличии разрешающего сигнала на его выходе 25 сигнала разрешени  записи записываютс  в регистр 11. Запрещающий запись сигнал по вл етс  на выходе блока 7 местного управлени  при обращении процессора I4 не к оперативной пам ти 15, а к регистрам внешних устройств. При этом не формируетс  сигнал на выходе 26 блока 7 местного управлени .

Так как при обращении к оперативной пам ти 15 происходит регенераци  всех  чеек пам ти с заданным адресом строки, то по окончании цикла обращени  к оперативной пам ти 15 по сигналу с ныхода 26 блока 7 местного управлени  сигналом с выхода дешифратора 9 происходит обнуление счетчика 8, пор дковый номер которого совпадает с кодом адреса строки, хран щемс  в регистре 11. Запрос на регенерацию  чеек опера- тинной пам ти 15 с данным адресом строки может поступить с выхода данного счетчика 8 только через врем  Т периода регенерации, при условии, что за это врем  процессор 14 больше не обратитс  к  чейкам с этим адресом строки.

Текущие коды счетчиков определ ют допустимое врем  хранени  информации дл  каждой строки оперативной пам ти is;

При записи информации в любую  чейку оперативной пам ти 15 сигналом с входа 54 стробировани  записи поступающим на синхровходы триггеров 52 группы через элемент 51 задержки, соответствующий триггер устанавливаетс  в единичное состо ние, так как на информационном входе у него присутствует сигнал высокого уровн , формируемый дешифратором 9. Установка триггера группы 52 происходит при первоначальной записи информа

ции, при повторном обрап1ении к  чейкам оперативной пам ти 15 с этим же адресом строки, триггер 52 остаетс  в установленном состо нии, элемент ч51 задержки также обеспечивает согласование по нагрузочным характеристикам магистрали процессора 14 с синхровходами триггеров 52 группы.

Claims (1)

1. Таким образом, из цикла регенерации исключаетс  регенераци   чеек динамической пам ти, в которые не заносилась информаци . Формула изобретени 

   Устройство дл  регенерации динамической пам ти по авт. св. №1434497 отличающеес  тем, что,

   с целью повышени  быстродействи  пам ти, устройство содержит элемент задержки, группу триггеров, группу элементов И, вход элемента задержки  вл етс  входом стробирующего CHI- нала записи устройства, выход элемента задержки соединен с синхровходами триггеров группы, информационные входы которых подключены к соответствующим выходам дешифратора, выходы триггеров группы соединены с первыми входами элементов И группы, выходы которых подключены к счетным входам соответствующих счетчиков, вторые входы элементов И группы подключены к выходу элемента И.

   Фиг.1

   14

   «nJbTUUUULJbrUlJVlJlФи .1