SU1282107A1

SU1282107A1 - Устройство дл ввода информации

Info

Publication number: SU1282107A1
Application number: SU853842166A
Authority: SU
Inventors: Борис Алексеевич Калиничев
Original assignee: Предприятие П/Я М-5619
Priority date: 1985-01-04
Filing date: 1985-01-04
Publication date: 1987-01-07

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл сбора информации от двухпозиционных датчиков, например, в АСУТП. Цель изобретени - повышение надежности за счет исключени выдачи сбойной информации при включении питани . Устройство содержит формирователь регистр 2 адреса, триггер 3, мультиплексор, 4, два элемента ИЗ, 12, блок 6 оперативной пам ти, блок буферной пам ти, блок коррекции, генератор 11, компаратор 13, блок управлени . Устройство производит циклический опрос датчиков, подключенных к входам мультиплексора. , Состо ние каждого датчика сравниваетс с его состо нием на предыдущем цикле опроса, хран щемс в блоке оперативной пам ти. При изменении состо ни какого-либо датчика происходит запись- кода адреса этого датчика и информации о его состо нии в двух последних циклах опроса (текущем и предьщущем) в блок буферной пам ти. После этого выполн етс коррекци информации в блоке оперативной . При включении питани срабатывает формирователь и происходит установка триггера в состо ние, при котором информационный вход блока оперативной пам ти обнулен, а запись информации в буферную пам ть блокирована (подан сигнал сброса). В результате в первом цикле опроса датчиков в блоки оперативной и буферной пам ти заноситс нулева информаци . По окончании первого цикла опроса триггер измен ет свое состо ние, и устройство переходит в рабочий режим. Стирание оперативной и буферной пам ти после включени питани исключает передачу ложной информации в первом цикле опроса. 1 ил. (Л

Description

в единичное положение. Сигналом логи-35 гистр о зан тости двух последних реческой 1 с выхода этого триггера осуществл етс запись в пам ть аварийного состо ни датчика и сброс триггера 16 в нулевое состо ние. На выходе компаратора формируетс сигнал решени дл прохождени ТИ1 через элемент И 12. Второй ТИ2 сдвигает код сообщени из первого регистра 8 во второй, а в первый записывает код 000..... 45

После этого устройство останавливаетс и ждет до тех пор, пока последний регистр 8 не освободитс от сообщени . Сигнал квитировани , поступающий с блока управлени на. вход

Третий ТИ1 переводит регистр 2 адреса в следующее положение дл опроса следующего датчика и устанавливает

триггер 17 в нулевое положение. Тре- 50последнего элемента И 9, переводит

тий ТИ2 сдвигает код сообщени кщ вто-его в нулевое состо ние, в результарого регистра 8, в следующий, а вте чего происходит сдвиг информации,

первые два записываютс коды 000....записанной в регистрах 8, на одну

позицию.

Вы вление перехода других датчиков 55 В результате первый регистр 8|

из одного состо ни в другое и записьосвобождаетс и снимаетс сигнал песообщений об этих переходах в буфер-реполнени блока буферной пам ти

ную пам ть осуществл етс аналогично(элемент И 9 переходит в нулевое

описанноку.состо ние).

гистров и т.д. Сообщение, записанное в первый регистр 8, формирует на выходе И 9 сигнал логической 1, который запрещает прохождение импульсов записи через элемент ИЛИ 10 и сигнализирует на вход элемента ИЛИ- НЕ 15 о зан тости всех регистров блока буферной пам ти.I

Дальнейша работа устройства происходит аналогично описанному.

Таким образом, первый цикл работы устройства после включени питани отводитс дл обнулени блока оперативной пам ти, т;е. дл исключени передачи сбойной информации.

Claims

Формула изобретени

Устройство дл ввода информации, содержащее мультиплексор, регистр адреса, блок оперативной пам ти компаратор , блок коррекции, блок управтем , что, с целью повьппени надеж ности устройства за счет исключен выдачи сбойной информации при вкл чении питани , устройство содержи

5 формирователь, триггер, два элеме та И и генератор, первый выход к торого соединен с вторь1м входом б ка управлени , третьим входом бло коррекции и первым входом второго

О элемента И, вьтход которого соедин с стробирук цим входом регистра ад са, выход переполнени которого с динен с первым входом триггера, п вый выход которого соединен с вто

лени и блок буферной пам ти, инфор- 5 входом первого элемента И, выход

тем, что, с целью повьппени надежности устройства за счет исключени выдачи сбойной информации при включении питани , устройство содержит

формирователь, триггер, два элемента И и генератор, первый выход которого соединен с вторь1м входом блока управлени , третьим входом блока коррекции и первым входом второго

элемента И, вьтход которого соединен с стробирук цим входом регистра адреса , выход переполнени которого соединен с первым входом триггера, первый выход которого соединен с вторым

мационные выходы которого вл ютс . информационными выходами устройства, информационные входы мультиплексора вл ютс информационными входами устройства, информационные выходы регистра адреса соединены с адресными входами мультиплексора, адресными входами блока оперативной пам ти и информационными входами группы блока буферной пам ти, выход готовности которого вл етс управл ющим выходом устройства, выход компаратора соединен с вторым входом блока коррекции, первый выход которого соединен с входом разрешени записи блока буферной пам ти, второй выход .блока коррекции соединен с входом стробировани блока оперативной пам ти , выход которого соединен с первым входом компаратора и вторым информационным входом блока буферной пам ти, отличающеес

которого.соединен с первым информаци- ОНН1Д4 входом блока буферной пам ти, информационным входом блока оперативной пам ти и вторым входом компаратора , выход формировател соединен с входом сброса регистра адреса и вторым входом триггера, второй выход которого соединен с входом адреса блока буферной пам ти, и первым входом блока управлени , выход которого соединен с входом подтверждени чтени блока буферной пам ти, выход переполнени которого соединен с пер вым входом блока коррекции, второй

вход которого объединен с вторым входом второго элемента И, выход мультиплексора соединен с первым входом первого элемента И, второй выход генератора соединён с входом синхронизации блока буферной пам ти, третий вход блока.управлени вл етс входом квитировани устройства.