(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относитс к области aanoNMHaioiuHx устройств и может быть использовано в аппаратуре передачи данных устройствах автоматики и вычислительной техники с синхронной пр извольно-последовательной выборкой, где количество обращений в одной серии последовательных выборок или рас сто ние межлу началами двух серий больше 32 или 64 (ограничение накладываетс числом циклов регенерации, необходимых дл восстановлени инфор мации в полупроводниковых динамических запоминающих узлах). Одно из известных запоминающих устройств содержит полупроводниковые динамические запоминанациё узлы, регистр адреса, дешифраторы, регистры числа, триггер записи-считывани , формирователь строба считывани , формирователь задержки сигнала записи , формирователь сигнала записи, счетчик адресов регистрации, мультиплексор адресных сигналов, кольцевой генератор импульсов, формирователи сигналов обращени и регенерации {1 . Это запоминающее устройство предназначено дл асинхронных систем, в которых обращение к пам ти прекращаетс при проведении в ней регенерации-информации . Применение его в синхронных системах, в.которых длительность обращени жестко задана и само обращение происходит в фиксированные моменты времени, требует увеличени вдвое длительности цикла обращени , что в большинстве случаев вл етс неприемлемым. Из -известных запоминающих устройств наиболее близким техническим решением к данному изобретению вл етс запоминающее устройство, содержащее полупроводниковые динамические блоки пам ти, входы разрешени выборки и адресные входы которых подключены к выходам регистра адреса, входи которого соединены с одними из входных шин адреса, входной регистр числа, выходной регистр числа, входы которого подключены к выходам блоков пам ти, первый элемент ИЛИ, входы которого соединены с выходами триггеров записи и считывани , а выход - с управл юищм входом дешифратора, формирова:тель сигнала считывани , входы которого подключены к входной шине считывани и шине тактового сигнала соответственно, а выход - к управл ющему входу выходного регистра числа, первый элемент И,один из входов которого соединен с входной шиной записи, другой вход - с шиной тактового сигнала, формирователь задержки сигнала записи, формг-фователь сигнала записи, выход которого соеди нен с входом записи блоков пам ти. Кроме того это устройство содержит формирователь команды регенерации, мультиплексор адресов, счетчик регенерации, инвертор младшего разр да адреса.2. Это запоминающее устройство, не требу дополнительного времени на регенерацию при произвольно-последовательной выборке, содержит большое количество оборудовани в схемах управлени , Целью насто щего изобретени вл етс упрощение устройства без снижени быстродействи . Указанна цель достигаетс тем, что запоминающее устройство содержит элемент .2И-ИЛИ, второй элемент И, второй и третий элементы ИЛИ, формирователь задержки тактового сигнала и счетчик, причем входы элемента 2И-ИЛИ подключены соответственно к выходам входного и выходного рёгистров числа и триггеров записи и считывани , а выход - к информационным входам блоков пам ти, пр мой вход второго элемента И соединен с выходом формировател задержки тактового сигнала, инверсный вход - с выходом первого элемента ИЛИ, а выход - с суммирующим входом счетчика и одним из, входов второго элемента ИЛИ, дру гой вход которого соединен с выходо первого элемента И, а выход второго элемента ИЛИ соединен со входом формировател задержки сигнала, выход которого подключен к одномуиз вхо дов третьего элемента ИЛИ, другой . вход третьего элемента ИЛИ соединен с выходом формировател сигнала счи тывани , а выход - с входом формировател записи, выходы-счетчика сОед нены с входами адресов регенераций - обращени блоков, пам ти, информацио ные входы счетчика подключены к дру гим входным шинам адреса, а управл щий вход - к шине TaktbBoro сигнала На че зтеже изображена схема запо минающего устройства, использующего в качестве запоминающих блоков дина мические микросхемы пам ти 1024x1 би Запоминающее устройство сЬдёржит полупроводниковые динамические блок пам ти 1, регистр 2 адреса, дешифра тор 3, входной регистр 4 числа, вых ной регистр 5 числа, триггер записи 6, триггер считывани 7, первый эле мент ИЛИ 8, формирователь 9 сигнала считывани , первый элемент И 10, .формирователь 11 задержки сигнала аписи, формирователь 12 сигнала заиси , элемент 2И-ИЛИ 13, второй элеент ИЛИ 14, третий элемент ИЛИ 15, ормирователь 16 задержки тактового игнала, второй.элемент И 17, счетчик 18, входные шины 19 адреса, шину 20 актового сигнала, шины 21 записи и 22 считывани , входные шины 23 данных . Входы элемента 2И-ИЛИ 13 подключены соответственно к выходам регистров 4 и 5, и триггеров 6 и 7, а выход - к информационным входам блоков пам ти 1. ., . Пр мой вход элемента И 17 соединен с выходом формировател 16, инверсный вход - с выходом элемента ИЛИ 8, а выход - с суммирующим входом счетчика 18 и одним из входов элемента ИЛИ 14, другой вход которого соединен с выходом элемента И 10. Выход элемента ИЛИ 14 соединен со . входом формировател 11, выход которого подключен к одному из входов элемента ИЛИ 15, другой вход элемента ИЛИ 15 соединен с выходом формировател 9, а выход - с входом формировател .12. Входы регистра 2 соединены с одними из входных шин 19 адреса, другие шины 19 подключены . к информационным входам счетчика 18. Выходы сче.тчика 18 соединены с входами адресов регенерации-обращени блоков.пам ти 1, а управл ющий вход - к шине 20 тактового сигнала.- - . . Запоминак дее устройство работает следующим образом. ; . .: , ... . . . В цикле записи по шинам 23 постуг пает код з.аписываемого числа, по; шинам 19 - код адреса записываемого числа, по шине 21 - команда записи положительной пол рности. Тактовый сигнал положительной полЖрности записывает код Числа в регистр 4, младшие разр ды адреса - в счетчик 18, старшие разр ды адреса.- в регистр 2адреса, команду запись - ,в триггер 6. Триггер б разрешает прохождение кода записываемого числа с регистра 4 через элемент. 2И-ИЛИ 13 на пам ти 1. Триггер 7 запрещает про- . ховдение информации с регистра 5 через элемент 2И-ЙЛИ 13. Элемент ИЛИ 8 разрешает выбор блока 1 дешифратором 3и запрещает прохождение тактового сигнала через элемент И 17 на счетчик 18. Сигнал записи на шине 21 разрешает прохождениетактового сигналачерез элемент И 10 на формирователь 11. Задержанный формирователем 11 . сигнал запускает формирователь 12, который формирует записи требуемой амплитуды, длительности ипол рности и подает его в блоки 1. В цикле записи происходит генераци информации в блоках 1 по адресу, определ емому кодом младших разр дов адреса. / . В цикле считывани по шинам 19 подаетс адрес считываемого числа, по шине 22 - команда считывани положительной пол рности. Тактовый сиг нал записывает код адреса в счетчик 18 и регистр 2 адреса, команду считы вани - в триггер 7. Триггер 7 разре шает прохождение кода числа из регис ра 5 через элемент 2И-ИЛИ 13. Тригге 6 запрещает прохождение содержимого регистра 4 через элемент 2И-ИЛИ 13. Элемент ИЛИ 8 разрешает выбор дешифратором 3 блока 1 и запрещает прохож дение тактового сигнала через элемен И 17 на счетчик 18. Сигнал считывани на шине 22 разрешает формирование сй нала считывани формирователем 9. Сигнал считывани с выхода форми)Ова тел 9 поступает на управт1 ю1йий вход регистра 5, записыва в него информа цию с выхода блоков 1. Этот же сигнал через элемент ИЛИ 15 запускает задним фронтом формирователь 12. Считанное число/ наход щеес в регистре 5, через элемент 2И-ИЛИ 13 записываетс в блоки 1, пр этом происходит регистраци информации в них.. - :-,. . При отсутствии записи и считывани на Соответствующих входных шинах 21 и 22 элемент ИЛИ 8 запрещает набор дешифратором 3 блока 1 и разрешает прохождение тактового сигнала через элемент И 17 на счетчик 18. Тактовый сигнал на выходе элемента И 17 прибавл ет 1 к содержимому счетчика 18 и, пройд через элемент ИЛИ 14, запускает формирователи 11 и 12. Про . изводитс регенераци информации в блоках 1. При этом не требуетс дополнительного времени на рёгенераи;ию по адресу, наход щемус в счетчике 18 При произвольно-последовательной выборке, т.е. когда сери обращений начинаетс с произвольного адреса, а адреса обращений в серии последовательно увеличиваютс на , вОзможны следующие случаи: при числе обращений в серии не Менее 32 происходит обращение ко всем адресам, регенерации блоков 1 с регенерацией информации ,в них; при рассто нии Между началами двух серий не МёНеё: 32 обращений и. количестве обратдений в серии, менее 32 формирователь. 1б, элементы ИЛИ 8, И 17, счетчик 18 и форми рователи 11 и 12 производ т регенерацию информации в неопрошенных при обращении адресах блоков пам ти 1; при отсутствии обращений регенераци информации производитс блоками 16,8, 17,18,14,11,15 и 12. в предлсокенном изобретении пример но в два раза сокращаетс количество оборудовани в схемах управлени по сравнению с прототипом. При этом не требуетс дополнительного времени на регенерацию..