SU1361632A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства систем обработки . информации. Цель изобретени  - повышение надежности устройства. Буферное запоминающее устройство содержит блок 1 пам ти, регистр 4, блок 5 контрол , мультиплексор 6, счетчики 7 и 8, реверсивный счетчик 9, дешифратор 10, триггеры 11, 12, формирователь 13 сигналов считьшани , сумматор 14 по модулю два, элементы ИЛИ 15, 16, элемент И 17, входы и выходы устройства. Устройство позвол ет сократить потери информации при обработке и тем самым повысить эффективность работы систем обработки информации. 3 ил. СО Oi 05 СО

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства систем обработки информации.

Цель изобретени  - повышение надежности устройства.

Па фиг. 1 приведена структурна  схема устройства; на фиг. 2 - структурна  схема блока пам ти; нафиг.З- структурна  схема формировател  сиг- налов считывани .

Устройство содержит блок 1 пам ти информационные входы 2 и выходы 3, регистр 4, блок 5 контрол , мультиплексор 6, счетчики 7 и 8, реверсивный счетчик 9, дешифратор 10, триггеры 11 и 12, формирователь 13 сигналов считьшани , сумматор 14 по модулю 20 9 устанавливает триггер 12 в единичдва , элементы ИЛИ 15 и 16, элемент И 17, входы 18 и 19 разрешени  считывани  и записи, вход 20 установки, выход 21 сопровождени  считанных данное состо ние, при котором запрещает дублировани  записываемых данных.Повторна  установка триггера 12 в нулевое состо ние возможна сигналом переных , выходы 22 и 23 признаков Пам ть 25 полнени  счетчика 7 при нулевом сос- свободна и Пам ть зан та.

Блок 1 пам ти содержит накопители 25 и 24, формирователь 26 и элемент 27 задержки.

Формирователь 13 сигналов считыва- зо данных сигнал с входа 1-8 разрешени 

то нии старшего разр да счетчика 9. Запись последующих информационных слов осуществл етс  аналогично. При выполнении операции чтени 

ни  содержит триггер 2S,элементы НЕ 29 и 30, элементы ИЛИ 3.1. и 32, элементы И 33-35 и элементы 36 и 37 задержки.

В качестве блока 5 контрол  может быть применен сумматор по модулю два.

Устройство работает следующим образом .

Перед началом работы сигналом по . входу 20 установки счетчики 7-9 и триггеры 11 и 12 устанавливаютс  в нулевое состо ние.

При выполнении операции записи на информационные входы 2 устройства подаетс  информаци , подлежаща  записи , в сопровождении сигнала на входе 19 разрешени  записи. Сигнал на входе 19, воздейству  на вход управлени  мультиплексора 6, обеспечивает подключение к адресным входам накопителей 24 и 25 блока 1 пам ти сигналов счетчика 7 и запись по этому адресу данных с информационных шин 2 устройства. Причем запись данных производитс  в оба или в дальнейшей работе в один .из накопителей 24 и 25.

На входы задани  режима накопителей 24 и.25 поступает сигнал с входа 19 управлени , прошедший элемент 27 задержки и формирователь 26. На входы

35

считывани , который  вл етс  запросом чтени , поступает в формирователь 13 сигналов считывани , где устанавливает в нулевое состо ние триггер 28 и, проход  через элемент ИЛИ 31

осуществл ет запись считанных из блока 1 пам ти данных в регистр 4. Чтение данных из блока 1 пам ти производитс  по. адресу, сформированному 4Q на счетчике 8, выходные сигналы кото- , рого через открытый дл  них мультиплексор 6 поступает на адресные входы блока 1 пам ти. Сигнал с выхода элемента ИЛИ 31 задерживаетс  на элементе 37 задержки и бпрашивает

элементы И 33 и 34.

I. При правильном чтении данных на

выходе блока 5 контрол  присутствует высокий уровень сигнала, который

50 через элемент ИЛИ 32 разрешает формирование на выходе элемента И 34 импульса сопровождени  считанных данных , присутствующих в этот момент на вьЬсодах 3 устройства. При чтении

55 д.анных с ошибкой на выходе блока 5 контрол  присутствует низкий уровень сигнала. Повторно операци  чтени  выполн етс  при условий, что триггер

IIустановлен в нулевой состо ние.

разрешени  выборки накопителей 24 и 25 подаютс  сигналы с выходов элементов ИЛИ 15 и 16. Запись данньпх производитс  в оба накопител  при нулевом состо нии старшего разр да счетчика 9 объема, т.е. до момента заполнени  наполовину буферного запоминающего устройства. При этом высокий уровень

сигнала на инверсном выходе триггера 12 через элемент И 17 и элементы ИЛИ 15 и 16 поступает на входы разрешени  выборки накопителей 24 и 25. По заднему фронту сигнала на входе

19 разрешени  записи производитс  модификаци  содержимого счетчиков 7 и 9, т.е. к их содержимому добавл етс  единица.. Высокий уровень сигнала на выходе старшего разр да счетчика

ное состо ние, при котором запрещает дублировани  записываемых данных.Повторна  установка триггера 12 в нулевое состо ние возможна сигналом переполнени  счетчика 7 при нулевом сос-

то нии старшего разр да счетчика 9. Запись последующих информационных слов осуществл етс  аналогично. При выполнении операции чтени 

5

считывани , который  вл етс  запросом чтени , поступает в формирователь 13 сигналов считывани , где устанавливает в нулевое состо ние триггер 28 и, проход  через элемент ИЛИ 31

осуществл ет запись считанных из блока 1 пам ти данных в регистр 4. Чтение данных из блока 1 пам ти производитс  по. адресу, сформированному Q на счетчике 8, выходные сигналы кото- , рого через открытый дл  них мультиплексор 6 поступает на адресные входы блока 1 пам ти. Сигнал с выхода элемента ИЛИ 31 задерживаетс  на элементе 37 задержки и бпрашивает

элементы И 33 и 34.

I. При правильном чтении данных на

выходе блока 5 контрол  присутствует высокий уровень сигнала, который

0 через элемент ИЛИ 32 разрешает формирование на выходе элемента И 34 импульса сопровождени  считанных данных , присутствующих в этот момент на вьЬсодах 3 устройства. При чтении

5 д.анных с ошибкой на выходе блока 5 контрол  присутствует низкий уровень сигнала. Повторно операци  чтени  выполн етс  при условий, что триггер

IIустановлен в нулевой состо ние.

свидетельствующее о том, что при выполнении операции записи выполн лось дублирование записи данных по этому адресу в оба накопител  24 и 25.

. При высоком уровне сигнала на инверсном выходе триггера 11 разрешаетс  прохождение через элемент И 33 выходного сигнала элемента ИЛИ 31, который задерживаетс  на элементе 36 задержки, устанавливает триггер 28 в единичное состо ние и через элемент ИЛИ .31 записывает вновь считанные данные в регистр 4. Чтение данных в этом случае производитс  из другого накопител  (24, 25), так как высокий уровень, сигнала на пр мом выходе триггера 28 через элемент И 35 поступает на вход сумматора 14 по модулю два, выходной сигнал которого формирует сигналы разрешени  выборки накопителей 24 и 25.

Выходной сигнал элемента 37 задержки через открытый элемент И 34 поступает на выход 21 сопровождени  .считанных данных, сигнал на котором модифицирует содержимое счетчика 8 (добавл ет единицу) и счетчика 9 (вычитает единицу). D-вход и вход синхронизации триггера 11 соединены соответственно с пр мым выходом триггера 12 и выходом переполнени  счетчика 8. Чтение последующих информационных слов из блока 1 пам ти выполн етс  аналогично Дешифратор 10 формирует на выходах 22 и 23 сигналы состо ни  блока 1 пам ти Пам ть свободна и Пам ть зан та.

Технико-экономические преимущества предлагаемого буферного запоминаю- о и к первому входу формировател  сиг- щего устройства заключаютс  в его бо- налов считывани , второй вход которолее высокой информационной надежности по сравнению с известным, что позволит сократить потери информации при обработке и, тем самым, повысит эффективность работы систем обработки информации, использующих предлагаемое устройство.

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство, содержащее блок пам ти, информационные входы которого  вл ютс  информационными входами устройства, адресные входы блока пам ти подключены к выходам группы мультиплексора, информационные входы первой и второй групп которого соединены с выходами первого и второго счетчиков соответственно , счетный вход первого счетчика подключен к входу пр мого счета реверсивного счетчика и  вл етс  входом разрешени  записи устройства, выходы реверсивного счетчика подключены к входам дешифратора, первый и второй выходы которого  вл ютс  соответственно выходами признаков.Пам ть свободна и Пам ть зан та устройства, вход обратного счета реверсивного счетчика соединен со счетным входом второго счетчика, первый и второй

   триггеры, элемент И, первый вход которого соединен с инверсным выходом первого триггера, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены

   сумматор по модулю два, регистр, два э лемента ИЛИ, блок контрол  и формирователь сигналов считывани , причем информационные входы регистра соединены с выходами блока пам ти, выход.

   регистра подключен к входу блока контрол  и  вл етс  информационным выходом устройства, первый выход формировател  сигналов считывани  соединен с входом обратного счета реверсивного счетчика и  вл етс  выходом сопровождени  считанных данных устройства, второй и третий выходы формировател  сигналов считьшани  подключены к входу записи регистра и первому входу

   сумматора по модулю два соответственно , управл ющий вход мультиплексора подключен к входу разрешени  записи устройства, к второму входу элемента И, входу задани  режима блока пам ти

   го подключен к выходу блока контрол , третий и четвертый входы - к пр мому и инверсному выходам второго триггеpa соответственно, п тый вход формировател  сигналов считывани  подключен к входу разрешени  считывани  устройства, выход элемента И соединен с первыми входами первого и второго

   элементов ИЛИ, выходы которых подключены к соответствующим входам разрешени  выборки блока пам ти, вторые входы первого и второго элементов ШШ соединены соответственно с пр мьм и инверсным выходами сумматора по модулю два, второй вход которого подключен к выходу мультиплексора,входы синхронизации первого и второго триггеров соединены с выходами переполне

   51361632 в

   ни  первого и второго счетчиков соот- триггера и выходу старшего разр да ветственно, установочный вход второго реверсивного счетчика, информационный триггера подключен к установочному вход второго триггера соединен с пр и информационному входам первого

   2

   27

   16

   / уV

   Фиг. 2

   Редактор В. Петраш

   Составитель Ю. Фомина Техред М.Дидык

   Заказ 6297/52 Тираж 588Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   мым выходом первого триггера.

   25

   /V /V

   Фиг.З

   Корректор М. Шароши