SU1418811A2

SU1418811A2 - Многоканальное запоминающее устройство

Info

Publication number: SU1418811A2
Application number: SU853969389A
Authority: SU
Inventors: Александр Аркадьевич Банников; Игорь Иванович Пастух; Игорь Михайлович Миськов
Original assignee: Специальное Конструкторско-Технологическое Бюро "Промавтоматика"
Priority date: 1985-10-29
Filing date: 1985-10-29
Publication date: 1988-08-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной пам ти. Цель изобретени - повышение надежности и эффективной емкости устройства в режиме работы в качестве общей оперативной пам ти или устройства согласовани k-разр дных и 2k-pa3- р дных процессоров или вычислительных машии. Дл этого в устройство введены второй k-разр дный накопитель , элемент И, элемент ИЛИ-НЕ и блоки буферных формирователей сигналов . В зависимости от того, в каком канапе (k-разр дном или 2k-paзp д- ном)обрабатываетс информаци , второй накопитель подключаетс либо последовательно , либо параллельно первому накопителю. 2 ил. (С (Л

Description

00 00

Изобретение относитс к вычислительной технике, может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной пам ти и вл етс усовершенствованием устройства по авт. св. № 1251176.

Цель изобретени - повьш1ение надежности и эффективной емкости устройства .

На фиг.1 изображена структурна схема многоканального запоминающего устройства (число каналов равно двум); на фиг.2 - временна диаграмма , по сн юща работу генератора импульсов .

Устройство содержит (фиг.1) первый накопитель I, второй накопитель 2, первый регистр 3 числа, первый формирователь 4 разр дных сигналов, первый формирователь 5 адресных сигналов , второй регистр 6 числа, второй формирователь 7 разр дных сигналов , второй формирователь 8 адресных сигналов, группу элементов ИЛИ, состо щую из первого элемента ИЛИ 9 и второго элемента ИЛИ 10, элемент ШШ 11, генератор 12 импульсов, первый 13 и второй 14 формировател одиночных импульсов, первый 15 и второй 16 блоки элементов И, элемент И 17, элемент ИЛИ-НЕ 18, первый 19 и второй 20 блоки буфер 1ых формирователей сигналов повторителей с трем состо ни ми.

На фиг.1 обозначены k-разр дный канал 21 устройства с информацион-i ным выходом 22, информационным входом 23, адресным входом 24, входом записи 25 и считывани 26, 2k-pa3- р дный канал 27 устройства с информационным выходом 28, информационным входом 29, адресным входом 30, входами записи 31 и считывани 32. Оба накопител 1 и 2 вл ютс k-раз- р дными.

Устройство работает следующим образом .

Генератор 12 вырабатывает две серии непересекаю1цихс импульсов F и FJ (фиг.2), длительность которых одинакова и определ етс вpeмeнe цикла записи считывани накопителей 1 и 2.

Рассмотрим работу k-разр дного канала 21.

Код адреса слова поступает нп вход 24 формировател 5 адресных си1

o

5

0

5

0

5

0

5

0

5

налов. Однонременно на вход 25 записи или вход 26 считъшагш поступает сигнал, который через элемент ИЛИ 9 поступает на вход формировател 13 и разрешает формирование одиночного импульса из серии F , с помощью которого на выходе формировател 5 адресных сигналов формируетс адрес обрабатываемого слова. Младший разр д адреса через элемент И 17 или через элемент ИЛИ-НЕ 18 выбирает накопитель I или 2, Одновременно при наличии сигнала Запись на входе 25 блок 15 устанавливает через формирователь 4 разр дных риг- налов и через блок 19 (который может быть, например, реализован на микросхемах К 155 ЛП 8) на информационные входы накопителей 1 и 2 обраба- тьшаемое k-разр дное слово, а на управл ющие входы накопителей 1 и 2 через элемент ИЛИ II - сигнал Запись . В зависимости от значени нулевого разр да адреса слово записываетс в первый I или второй 2 накопитель . При наличии сигнала Считывание на входе 26 на управл ющих входах накопителей 1 и 2 сохран етс сигнал Считывание, а сигналом с выхода блока 15 разрешаетс запись обрабатываемого слова с информационного выхода накопител 1, если он выбран, или с информационного выхода накопител 2 через блок 20((ко- торый может быть реализован, например на микросхемах К 155 ЛП 10), если выбран второй накопитель 2, в регистр 3 числа.

Рассмотрим работу 2k-paзp днoгo канала 27.

На адресный вход 30 устройства поступает код адреса обрабатываемого слова. Одновременно на вход 31 записи или вход 32 считывани поступает сигнал, который через элемент ИЛИ 10 поступает на вход формировател 14 и разрешает формирование одиночного импульса из серии F, с помощью которого через формироратель 8 адресных сигналов устанавлиплет на адресном входе накопителем 1 и 2 адрес обрабатываемого слова, причем в данной ситуации накопители выбраны.

Одновременно при наличии сигнала Запись на вхохте 31 блок 16 установит через формирователь адресных сигналов младшие k-рлтр лов обрабатывае мого слова на инЬ рмационном входе

3U

первого накопител 1, а старшие k- раэр дов - на информационном входе второго накопител 2, при этом выход первого блока 15 находитс в третьем состо нии, а на управл ющий вход накопителей 1 и 2 через элемент ИЛИ 11 поступает сигнал Запись, При наличии сигнала Считывание на входе 32 на управл ющих входах накопителей 1 и 2 сохран етс сигнал Считывание, а сигналом с выхода блока 16 разре- щаетс запись обрабатываемого слова с информационных выходов накопителей I и 2 в регистр 6 числа, при этом выход блока 20 находитс в третьем состо нии. Оба канала работают независимо, обеспечива высокое быстродействие устройства. При этом в зависимости от того, в каком канале обрабатываетс информаци , второй накопитель подключаетс либо последовательно , либо параллельно первому накопителю.

Claims

Формула изобретени

Многока альиое запоминающее устройство по авт. св. № 1251176, о т- личающеес тем, что, с целью повышени надежности и эффективной емкости устройства, в него введены второй накопитель, элемент И, элемент ИЛИ-НЕ, первый и второй блоки буферных формирователей сигналов , причем управл ющий вход второго накопител соединен с выходом элемента ИЛИ, первый выход первого формиро81I .

вател адресньгх сигналов и ныход второго формировател адресных сигналон подключены к адресному входу второго накопител , второй выход первого формировател адресных сигналов подключен к первым входам элемента И и элемента ИЛИ-НЕ, выход первого формировател разр дных сигналов и первый

0 выход второго формировател разр дных сигналов подключены к первому входу первого блока буферных формирователей сигналов, второй вход которого и второй вход элемента И подклю5 чены к выходу первого формировател одиночных нмпульсов, вьгход первого блока буферньж формирователей сигналов и второй выход второго формировател разр дных сигналов соединены

0 с информационным входом второго накопител , выход второго блока буферных формирователей сигналов соединен с первым входом второго регистра числа , первьо) вход второго блока буфер5 ных формирователей сигналов и третий вход второго регистра числа подключены к информационному выходу второго накопител , второй вход второго блока буферных формирователей сигна30 лов и второй вход элемента ИЛИ-НЕ подключены к выходу второго формировател одиночных импульсов, выход элемента И подключен к входу обращени первого йакопител , выход эле- 25 мента ИЛИ-НЕ соединен с третьим входом второго блока буферных формирователей сигналов и входом обращени второго накопител .