SU498647A1 - Накопитель магнитного оперативного запоминающего устройства - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано при построении устройств хранени  дискретной информации.

Известен накопитель МОЗУ, содержащий блок запоминающих матриц на ферритовых сердечниках, прошитых координатными шинами j; и г/ и разр дными шинами записи и считывани , и диодные переключающие матрицы.

Недостатком известного накопител   вл етс  большое количество электронного оборудовани  и, как следствие, больша  потребл ема  MOui,HOCTb и низка  надежность работы.

Целью изобретени   вл етс  уменьшение потребл емой мощности и повышение надежности работы накопител .

Поставленна  цель достигаетс  путем того, что блок запоминающих матриц выполнен из m групп, состо щих из п запоминающих матриц . Координатные шины л; и i/ и одноименные разр дные шины записи всех групп запоминающих матриц соединены соответственно с выходами диодных переключающих матриц и У и выходами одноименных разр дных переключающих матриц, а одноименные разр дные шины считывани  всех групп запоминающих матриц соединено последовательно.

Па чертеже представлен один разр д МОЗУ с предложенным накопителем, где обозначены

регистр адреса 1; дещифраторы адреса по координатам X и у соответственно 2 и 3; формирователи координатных токов хну соответственно 4, 5; блок синхронизации 6; диодные переключающие матрицы X и Y соответственно 7 и 8; разр дные запоминающие матрицы 9- 12 накопител ; усилитель считывани  13; разр д регистра 14; разр дна  переключающа  матрица 15; формирователи разр дного тока

16 и разр дный дешифратор 17.

Выходы регистра адреса соединены с входами дешифраторов 2 и 3, выходы которых подключены к входам формирователей токов

4 и 5, выходами св занных с входами матриц 7 и 8. Выходы последних соединены с одноименными координатными шинамп матриц 9- 12. Разр дные шины считывани  матриц соединены последовательно и подключены к

входу усилител  считывани  13, выход которого св зан со входом разр да регистра 14. Разр дные шины записи матриц соединены с выходами матрицы 15, входы которой св заны с формировател ми разр дных токов. Выход

разр да регистра числа 14 подключен ко входам дешифратора 17. Блок синхронизации 6 выдает управл ющие сигналы в регистр адреса 1, дешифраторы 2, 3 и 17, а также на усилитель 13 и разр д регистра 14. В запоминающем устройстве на п разр дов должно быть в « раз большее число усилителей считывани , разр дных нереключающих матриц, разр дных дешифраторов, формирователей разр дных токов, и требуетс  гг-разр дный регистр числа. Наконитель работает следуюш,им образом. Режим считывани  информации В регистр адреса 1 вводитс  адрес, по которому необходимо считать информацию. Далее в блок синхронизации из устройства управлени , например ЦВМ, поступает сигнал, по которому блок вырабатывает импульсы считывани , строба и записи. При поступлении импульса считывани  на входы формирователей токов 4 и 5 срабатывают выбранные дешифраторами 2 и 3 формирователи, и на одном из выходов дешифраторов 2 и 3 формируютс  импульсы тока. При прохождении этих токов в координатных шинах х и г/ одной из матриц в выбранном адресе в результате сложени  этих токов сердечник может перемагнититьс  из состо ни  «1, если в выбранном адресе была записана «1, в состо ние «О. При этом в шине считывани  этой матрицы по вл етс  сигнал, который через шины считывани  других матриц поступает на вход усилител  считывани . Поскольку на вход управлени  усилител  из блока синхронизации поступает импульс строба, то сигнал усиливаетс  и с выхода усилител  поступает на вход разр да регистра числа 14, где запоминаетс  на необходимое врем . При поступлении импульса записи на входы формирователей 2 и 3 на тех же выходах матриц 7 и 8 формируютс  импульсы тока противоположной пол рности, которые при прохождении но координатным шинам л: и г/ возвращают сердечник в выбранном адресе в исходное состо ние, так как в разр дной шине записи ток запрета отсутствует. В случае когда в выбранном адресе записан «О, при прохождении токов в шинах к w. у в шине считывани  сигнал отсутствует и в разр де регистра числа 14 записываетс  «О. В результате при поступлении импульса записи на входы разр дного дешифратора срабатывают выбранные дешифратором формирователи разр дных токов, в разр дной шине записи выбранной матрицы формируетс  импульс тока запрета, который компенсирует половину адресного тока, и сердечник остаетс  в состо нии «О. Режим записи информации В регистр адреса 1 вводитс  код адреса, по которому нужно записать информацию, поступившую, например, из ЦВМ, а информаци  запоминаетс  в разр де регистра числа. Блок синхронизации вырабатывает только импульсы считывани  и записи. Поскольку импульс строба в этом случае не вырабатываетс , при считывании информаци , записанна  в выбранном адресе, тер етс , а записываетс  информаци , котора  поступила в разр д регистра числа. Запись информации осуществл етс  так же, как в режиме считывани  информации. Предложенный накопитель позвол ет обеспечить большое отношение сигнал/помеха при считывании информации, уменьшить нагрузку на формирователи координатных и разр дных токов; не требует применени  большого количества многоканальных коммутаторов импульсных сигналов низкого уровн , представл ющих собой достаточно сложные схемы. Кроме того, за счет уменьшени  нагрузки на формирователи координатных и разр дных токов позвол ет увеличить скорость работы устройства (т. е. более нолно использовать скоростные возможности сердечников), а также уменьшить мощность, необходимую дл  управлени  работой накопител  информации. Накопитель имеет меньшее количество электронного оборудовани  и большую надежность . Предмет изобретени  Накопитель магнитного оперативного запоминающего устройства, содержащий блок запоминающих матриц на ферритовых сердечниках , прошитых координатными шинами х и у и разр дными шинами записи и считывани , и диодные переключающие матрицы, отлиающийс  тем, что, с целью уменьшени  отребл емой мощности и повышени  надежости работы накопител , блок запоминаюих матриц выполнен из т групп, состо щих з п запоминающих матриц; координатные ины л; и i/ и одноименные разр дные шины аписи всех групп запоминающих матриц соединены соответственно с выходами диодых переключающих матриц X и У и выходаи одноименных разр дных переключающих атриц, а одноименные разр дные шины счиывани  всех групп запоминающих матриц оединены последовательно.