. .Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и других вычис лительных устройствах. Известно запоминающее устройство, со держащее накопитель, регистр адреса, счетчик адреса, усилитель, дешифратор адреса, ре- : гастр числа, схему управлени , дополнительны счетчик, дополнительные ключевые схемы и схему режима работы. Это устройство имеет несколько более высокое быстродействие по сравнению с обычными оперативными запоминающими устройствами за счет непрерьшного заполнени накопител 1. Однако в этом устройстве при записи произвольной информации по произвольным адресам и при частой смене режимов вьшгрыша в быстродействии не происходит, а надежность устройства снижаетс за счет введени дополн тельного счетчика, дополнительных ключевых схем и схем режима работы. Наиболее близким к изобретению вл етс устройство, содержащее блоки пам ти, адресный регистр, св занный с преобразователем кода адреса, адресные коммутаторы, соединенные с дешифратором, формирователь признака готовности, выходные коммутаторы, выходы которых вл ютс выходами устройства 2. В известном устройстве при произвольном обмейе информацией словами, группами слов и отдельными словами повышени быстродействи не происходит и, кроме того, тратитс врем на формирование признака готов ности и выходную коммутацию сигналов. Автоматического переключени режимов работ пам ти в таком устройстве не осуществл етс и не производитс совмещени работы режим различных блоков путем выполнени раздель- .но адресных и считывающих операций (причем .такое, совмещение может производитьс и в одном блоке пам ти дл повышени быстродействи ). В известном устройстве значительн снижаетс надежность и повышаетс мощность потреблени из-за одновременной подачи питани на формирователи разр дных токов всех блоков пам ти. Кроме того, устройство содержит большое количество оборудовани в каждом блоке пам ти, что снижает надежность устройства в целом. Целью изобретени вл етс повышение быстродействи и упрощение устройства. Поставленна цель достигаетс тем, что в запоминающее устройство, содержащее дешиф ратор, блоки пам ти, адресные входы которых вл ютс одними из адресных входов устройства, а/информационные входы подкЛю ны к выходам регистра числа, введены три триггера, злемент задержки, злемент НЕ, фор мирователь управл ющих отгналов, п ть групп злементов И, два злемента И и два элемента ИЛИ, причем первые входы первого и Btopo- го триггеров вл ютс первым управл ющим входом устройства, второй вход первого триггера вл етс вторым входом устройства, а его выход соединен с первыми входами зле ментов И первой группь, вторые входы которых подключены к выходам элементов И второй группы, второй вход второго триггера подключен к выходу первого элемента И, первый вход которого соединен с ийиной имг пульного питани , второй вход - с первым выходом элемента задержки, вход которого подключен к выходу третьего триггера, первый вход которого соединен с выходом второ го злемента И, а второй вход - с выходом первого злемента ИЛИ, первый вход которого соединен с первым управл ющим входом устройства, а второй вход - с вторым выходом злемента задержки, третий .выход которого подключен к первым входам йтементов И второй группы, а четвертый и п тый выходы - к входам формировател управл ющих сигналов, выход которого вл етс управл ющим выходом устройства и входом злемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого вл етс третьим упр л ющим входом устройства, причем входы дешифратора вл ютс другими адресными входами устройства, а выходы соединены с вто рыми входами элементов И второй грзшпы и с первыми входами элементов И третьей группы, выходы которых соединены с первыми входами злементов И четвфтой и п той групп, вторые входы элементов И чертвертой группы подключены к -выходу первого триггера , вторые входы элементов И п той группы вл ютс четвертым управл ющим входом устройства, выход второго триггера соединен с вторыми входами элементов И третьей группы, входы второго злемента ИЛИ соединены с выходами блоков пам ти, а выход соединен с вторым входом числового регистра,выходы злементов И первой, четвертой и групп подключены к управл ющим входам . блоков пам ти. На чертеже представлена структурна схема запоминающего устройства. Запоминающее устройство содержит блоки 1 пам ти с включенными в них накопител ми 2 и формировател ми разр дных 3 и адресных 4 токов, регистр 5 числа, дешифратор 6, первый триггер 7, второй триггер 8, третий триггер 9, злемент 10 задержки, злемент НЕ 11, формирователь 12 управл ющих сигналов группы 13-17 элементов И с первой по п тую элементы И и первый первый 18 и второй 20 и второй. 21 элементы ИЛИ. Устройство работает следующим образом. . Перед началом работы и началом любого режима все элементы и узлы устройства устанавливаютс в исходное состо ние отгналом Установка О. В режиме записи на первый триггер 7 ступает сигнал Запись, который устанавливаетс в состо ние 1, ,открьша1Я элементы И 13 и 16 первой и четЬертой групп соответственно . После этого поступает на второй элемент И 19 импульс Опрос, который при отсутствии запрещающего сигнала с элемента НЕ 11 устанавливает в состо ние 1 третий триггер 9, выдающий импульс на запуск элемента 10. Длительность импульса опроса на выходе третьего триггера 9 определ етс . тем же самым импульсом, но задержанным иа определенное врем в элементе 10 задержки и подаваемым на сброс третьего триггера 9через первый элемент ИЛИ 20. Сигнал Адрес блока поступает на дешифратор 6, а сигнал Код адреса поступает одновременно на все блоки 1 пам ти. Дешифратор 6 в соответствии с подаи1сым адресом блока выбира ет по одному элементу И из второй 14 и третьей 15 групп соответственно, при этом сигнал запуска формировател 4 адресных токов проходит с элемента 10 через соответствуюший элемент И 14 второй группы и чере «Соответствующий элемент И 16 четвертой группы Иа выбранный формирователь 4 адресного тока, заставл его срабатьгеать. Одновременно подаетс сигнал Импульс питани на первый элемент И 18 и импульс с элемента 10задержки проходит через этот элемент, устанавлива в состо ние 1 второй триггер 8, разрешающий через соответствующие элементы И 14 и 13 второй и первой групп соответственно работу формирователей 3 разр дных токов в выбранном блоке. Таким образом, дающие наибольшее потребление мощности формирователи разр дных 3 и адресных 4 токов работают только в выбранном блоке, а также блокируетс подача питани на предусилители (не показаны) невыбранных блоков чем достигаетс зна.чительное снижение общей потребл емой мощности. В результате в выб-.. ранную чейку выданного блока 1 пам ти за писываетс код числа, поступающий на регистр . 5, а с него на формирователи 3 разр дных токов. На формирователе 12 импульсами с члемента 10 форм1фуетс сигнал Коиец цик1 9 ла , который передаетс в другие устройства ЦВМ, управл ющие работой данного запоминающего устройства. Этот же сигнал запрещает прием новых сигналов Опрос да з п пшени всех процессов в управл ющей части. Однако сигнал Конец цикла формируетс раньще, чем закончены все процессы записи , в результате чего второй элемент И 19 также открываетс раньше дл приема новых сигналов Юпрос (до завершени первого цикла записи). Этим самым достигаетс совмещение циклов работы запоминающего устройства как в режиме записи; так и в других режимах (л том числе и чередующихс ), что значительно увелйЫвает быстродействие запоминающего устройства при его миогоцикловой работе. В режиме считывани с гашением сигнал Считьшаиие поступает на элементы И 17 п той группы , разреша при подаче импульса Опрос и запуске третьего триггера 9 прохождение сформированного импульса элемента 10 задержки через выбранный (согласно поданному адресу блока на дешифратор 6) элемент И 15 третьей группы на запуск соответствующего формировател 4 адресных токов в выбранном блоке I пам ти. Из накопител 2 этого блока считьгеаетс код числа, подаваемый через второй элемент ИЛИ 21 и регистр 5 на выход устройства, а в соответствующую чейку автоматически записываетс О (за исключением контрольных разр дов, куда записьшаетс код II). В режиме считывани с регенерацией подаетс сигнал Опрос и устройство работает как и в режиме считьгоани с гашением. Однако после того, как код числа По витс в регистре 5, в такте записи происходит перезапись считанного числа по заданному адресу. Следует отметить, что в режимах с штывани с гашением и считывани с регенерацией, как и в режиме записи, производитс совмещение различных циклов с помощью формировател 12 и злементаНЕ 11 путем более раннего Открьгеаии второго элемента И 19. Таким образом, исгользоваиие предлагаемого запоминающего устройства позвол ет значительно поди ть быстродействие устройства при его многократном опросе за счет совмещени циклов при любых режимах работы, сократить количество используемого оборудовани в устройстве, состо щем из нескольких блоков и тем самым повысить иадежиость устройства в целом, уменьшить потребление мощности в результате подачи питани на формирователи разр дных токов только выбранного блока .
t «