JP2763372B2 - 記憶装置及びそのアクセス方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号を保持する記憶装置のアク
セス、詳しくは多数のスタティックRAMセルを有する記
憶装置に関する。また本発明は、前記の記憶装置と一体
を成すまたは前記の記憶装置のアクセスを使用するプロ
グラム可能長線遅延回路を含む、線遅延回路の設計及び
作動に関する。

（従来の技術） 線遅延回路は、データの“線”を成す多数のデータ項
目を保持する記憶装置を有する。作動中、データ項目が
記憶装置に転送されると、別のデータ項目は記憶された
データ項目の数を維持するために記憶装置から転送され
る。記憶装置からデータが転送される順序は記憶装置に
転送された順序と同一である。この効果は１“線”分デ
ータを遅延させることである。

プログラム可能長線遅延回路は、線の長さが製造後に
決定できるものである。これは、長さが使用時にプログ
ラム可能である装置を含む。

記憶装置の巡回アクセスは各種目的について公知であ
る。スタティックRAMセルを有する記憶装置を使用する
場合、通常、セルからデータを読み取る前にビット線を
等化する必要がある。また、ランダムアクセス機能を与
えるために全ビット線を等化するのも通常である。記憶
装置が各クロックサイクルで一度アクセスされた場合、
ビット線の等化は各サイクルで生じる必要があり、した
がって両方の等化およびその後ビット線に信号を転送す
るために使用できる時間は極めて限られる。これは、短
時間間隔で等化するための高ピーク電力要求をもたら
し、さらに、選択されたビット線対への接続の後に信号
レベルがビット線対に現れるために使用できる時間を制
限することになる。

（発明が解決しようとする課題および解決するための手
段） 本発明の目的は、記憶装置および、ビット線の等化動
作に２以上のクロックサイクルを可能にすると同時に、
各クロックサイクルでデータ転送を生じるようにアクセ
スが実行できる記憶装置のアクセス方法を提供すること
である。

本発明は線遅延回路に適用でき、記憶装置の巡回アク
セスを使用する従来の装置では、一方が書き込まれるデ
ータの記憶アドレスを指示し、他方が読み取られるデー
タの異なる記憶アドレスを指示する２のポインタを使用
することが公知である。遅延が固定されていない場合、
これらのポインタ間の関係は事前にわからず、したがっ
て、それぞれの読取り／書込み動作に先立って配列全体
を等化する必要があり、付加的なピーク電力の問題が２
のアドレスポインタの設定から生じることになる。

本発明の目的は、改良された記憶装置および、読取り
および書込みの両動作に単一のポインタが使用され、記
憶配列からのデータ転送のために記憶配列全体を等化す
る必要がない改良された線遅延装置を提供することであ
る。本発明の別な目的はピーク電力要求を最小限にする
ことである。このことは、他の電力消費回路で使用され
る場合特に重要であり、より小型のトランジスタを使用
することが可能になり、それにより占めるチップ領域が
小さくなり、これは本発明が使用できる単一チップ装置
に関して特に重要である。

本発明は、スタティックRAMセルからなる多数の記憶
場所を有する記憶装置のアクセス方法であって、（１）
各記憶区画が多数の行および列を有しており、各セルが
各セルとの間でデータを転送するための一対のビット線
に接続されている、２以上の記憶区画に前記セルを配分
すること、（２）１記憶区画の２以上の記憶場所を順次
アドレス指定し、アドレス指定された各記憶場所でデー
タ転送を行うと同時に別の記憶区画のビット線で等化動
作を行うこと、（３）前記他方の記憶区画の２以上の記
憶場所を順次アドレス指定するために前記アドレス指定
および等化動作を切り換え、アドレス指定された各記憶
場所でデータ転送を行うと同時に前記１記憶区画のビッ
ト線を等化することを含む方法を提供する。

好ましくは、各データ転送はビット線からデータを読
み取るためのデータセンス動作を含む。

各データ転送は書込み動作を含むことができる。

好ましくは、前記アドレス指定・等化動作はクロツク
によって制御される時間であり、各アドレス指定動作お
よびデータ転送は１クロックサイクル内で生じ、前記等
化動作は２以上のクロックサイクルの時間を有する。

好ましくは、データは、ビット線が等化された後、読
取り動作によって記憶場所からビット線に転送され、続
いて当該ビット線対で信号をセンスするためにセンス動
作を行う。

好ましくは、前記センス動作は前記データ転送の一部
を形成し、前記読取り動作は、ビット線が等化された
後、別の記憶区画でデータ転送が生じている間に１記憶
区画での前記等化動作において選択された記憶場所で生
じる。

好ましくは、等化動作はビット線を必要な電圧レベル
にさせるためにビット線を予備充電することを含む。

好ましくは、前記の各アドレス指定動作を１記憶区画
の同一行の多数の隣接記憶場所のアドレス指定を含む。

好ましくは、１行が前記記憶区画のそれぞれにおいて
アドレス指定され、データ転送は各記憶区画の前記行の
選択された場所で他方が等化されている間に交互に生
じ、行アドレスは前記１行が各記憶区画で使用された後
に別の行を選択するために変更される。

好ましくは、記憶区画のビット線の等化は当該記憶区
画の全ビット線の等化を含む。

本発明は、好ましくは、記憶アクセスサイクルにおい
てアクセスされた多数の記憶場所で行われるデータ転送
数を決定することと、続いて前記の各記憶区画を通じて
前記のアクセスされた記憶場所を配分するために前記の
各記憶区画の選択された記憶場所をアドレス指定するこ
とを含み、前記アドレス指定は、前記サイクルを開始さ
せるために１記憶区画を選択することと、前記記憶区画
の１行の多数の記憶場所をアドレス指定することと、前
記１記憶区画から別の記憶区画に切り換えることおよび
前記別の記憶区画の１行の多数の記憶場所をアドレス指
定することからなり、前記１記憶区画から別の記憶区画
への切り換えは、前記サイクルが開始された選択記憶区
画以外の記憶区画の前記の各サイクルを終了させるため
にアドレス指定された各行の全記憶場所をアドレス指定
することなく行われ、いずれかの記憶区画のアドレス指
定された行が多数のアドレス指定された記憶場所を有す
るようなものである。

好ましくは、前記の１記憶区画から別の記憶区画への
切り換えは各記憶区画で使用された行が前記記憶アクセ
スサイクルにおいてアドレス指定された当該行の記憶場
所の半数以上を有するように制御される。

好ましくは、前記記憶場所は各記憶区画が同数の列を
有する２の記憶区画間に配分される。

本発明は、行および列に配置された前記記憶場所を有
する各記憶区画の２以上の記憶区画の多数の記憶場所に
巡回的にアクセスする方法であって、この方法は、１記
憶アクセスサイクルでアドレス指定される記憶場所の数
を決定することと、続いて前記の各記憶区画を通じて前
記のアクセスされた記憶場所を配分するために前記の各
記憶区画の選択された記憶場所をアドレス指定すること
を含み、前記アドレス指定は、前記サイクルを開始させ
るために１記憶区画を選択することと、前記記憶区画の
１行の多数の記憶場所をアドレス指定することと、前記
の１記憶区画から別の記憶区画に切り換えることおよび
前記の別の記憶区画の１行の多数の記憶場所をアドレス
指定することからなり、前記の１記憶区画から別の記憶
区画への切り換えは、前記サイクルが開始された選択記
憶区画以外の記憶区画の前記のサイクルを終了させるた
めにアドレス指定された各行の全記憶場所をアドレス指
定することなく行われ、いずれかの記憶区画で使用され
た行が多数のアドレス指定された記憶場所を有するよう
なものである方法を含む。

好ましくは、１記憶区画から別の記憶区画への切り換
えは、各記憶区画で使用された行が前記記憶アクセスサ
イクルにおいてアドレス指定された当該行の記憶場所を
半数以上を有するように制御される。

好ましくは、サイクルが開始された前記１記憶区画の
１記憶区画からの切り換えると同時に、同一の行が別の
記憶区画でアドレス指定される。

好ましくは、各記憶アクセスサイクルは各記憶区画の
２以上の行のアドレス指定を含み、各記憶区画の少なく
とも１行は全記憶場所でアクセスされ、各記憶区画の１
行はその行の全部に満たない記憶場所でアドレス指定さ
れる。

好ましくは、データは、記憶場所がアクセスされるご
とに各記憶場所との間で読取りおよび書込みが行われ
る。

好ましくは、前記記憶場所は、セル間とのデータ転送
で使用される１対のビット線に接続された各セルのスタ
ティックRAMセルからなり、また前記方法は、別の記憶
区画の一連の選択記憶場所でデータ転送が行われると同
時に１記憶区画のビット線の等化を含む。

本発明は、各記憶区画がそれぞれがディジタルデータ
を保持するために配列されたスタティックRAMセルから
なる多数の行および列の記憶場所を有する第１の記憶区
画および第２の記憶区画と、セルとの間でのデータ転送
のためのそれぞれの列のセルに結合されたビット線の多
数の対と、前記列をアドレス指定するための列アドレス
指定手段と、前記行をアドレス指定するための行アドレ
ス指定手段と、前記セルからデータを転送するための各
対のビット線を使用する前にビット線の各対を等化する
ために前記ビット線に結合された等化手段と、前記記憶
区画の一方の多数の記憶場所を連続してアドレス指定し
た後に前記記憶区画の他方の多数の記憶場所をアドレス
指定し前記記憶場所からデータを転送するために前記列
アドレス指定手段および行アドレス指定手段を結合され
た制御手段であり、前記制御手段は各記憶区画のビット
線を連続的に等化するために前記等化手段に接続されて
おり、一方の記憶区画はデータが前記記憶区画の他方か
ら転送された時に等化される制御手段とを有する記憶装
置を含む。

好ましくは、前記アドレス指定手段および前記等化手
段は、前記の第１の記憶区画および第２の記憶区画のビ
ット線に結合されており、前記制御手段は、異なる記憶
区画間で列アドレス指定手段および前記等化手段を交互
に切り換えるための切り換え手段を含む。

好ましくは、前記制御手段は、同一記憶区画の同一行
内の多数の隣接記憶場所のアドレスを連続的に発生する
ためのアドレス発生手段および、一方の記憶区画内の多
数の記憶場所をアドレス指定した後に記憶区画から別の
記憶区画に切り換えるための切り換え手段を含む。

好ましくは、等化手段は、当該記憶区画の全ビット線
を同時に等化するために記憶区画の全ビット線に接合さ
れる。

好ましくは、前記行アドレス指定手段は、各行の多数
のワード線に結合されており、また、新しい行アドレス
が別の記憶区画について選択されながら一方の記憶区画
の選択されたアドレスをラッチするためのラッチ手段を
含む。

好ましくは、各データ転送後に各記憶場所にデータを
書込むために書込み手段が付与されており、前記書込み
手段は、データが各アドレス指定動作時に各アドレスの
記憶場所から転送およびこれに書込まれるように前記制
御手段に結合されている。

本記憶装置はクロックサイクルを指示するためのクロ
ック手段を含むことができ、前記アドレス指定手段は異
なる記憶場所をアドレス指定するために前記クロック手
段に呼応し、データが前記多数のクロックサイクルのそ
れぞれで別の記憶区画の一連の記憶場所から転送されな
がら、１記憶区画のビット線の等化動作は多数のクロッ
クサイクルにわたって行われる。

本発明は、既定数のサイクルだけディジタル信号を遅
延させるために使用する線遅延装置を含み、前記遅延装
置は、遅延サイクル数を指示するための計数手段を伴う
前述の通りの記憶装置と、前記遅延サイクル数にもとづ
く前記記憶装置の多数の記憶場所に巡回的にアクセスす
るための手段とを有し、各記憶場所からデータを読取り
記憶場所がアクセスされるごとに各記憶場所に新しいデ
ータを書込むための手段が付与されている。

（実施例） 第１図に示す線遅延装置11は、行計数器45、列計数器
44および制御装置13の制御のもとでアドレス指定可能な
巡回アドレス指定記憶装置12を有する。記憶装置12は、
区画14が配列０を区画15が配列１を形成する２つの記憶
区画14および15に分割される。データは、入力端子16を
通じて線遅延回路に入力され、遅延出力は出力端子17を
通じて得られる。線遅延装置によって行われる遅延の大
きさは使用者がプログラム可能である。リセット信号は
端子18に入力され、この信号は線遅延回路によって導入
される遅延サイクル数を指示するために設定できる遅延
長計数器から派生するＮサイクルごとに１パルスの形式
である。各記憶区画14および15は、公知の方法で行およ
び列に配列されたスタティックRAMセルからなるアドレ
ス指定可能記憶場所の配列を有する。スタティックRAM
セルは公知の形式であり、例えば第３図に示す通り、米
国特許明細書第4471374号および第4486944号に記載のよ
うにすることができる。このような記憶装置では、各セ
ル20は、アクセストランジスタ23および24を介してビッ
ト線の１対を形成する各ビット線26および27に接続され
た２のトランジスタ21および22を有する。アクセストラ
ンジスタ23および24はワード線25に接続された各自のゲ
ートを有する。ワード線25は配列の各行に付与されてお
り、セルの各行がアドレス指定された時に高レベルに置
かれる。多数のビット線対26および27は記憶配列の列方
向にわたっており、多数の記憶セルに同様に接続されて
いる。使用中、書込み動作においてデータは、正しいワ
ード線25とビット線26および27とをアドレス指定し、ビ
ット線対の信号を記憶セルに書き込まれる信号を表わす
レベルに置くことにより各セル20に書き込まれる。読取
り動作において、トランジスタ21および22に保持された
データはビット線対26および27に読み取られ、その後読
出し動作のためにセンスされる。こうした記憶配列の構
成および動作は、米国特許明細書第4471374号および第4
486944号に記載されており、その説明は相互参照によっ
て本明細書に含まれる。

第３図に示す形式のセルを使用する場合、ビット線対
を読取り動作を実行する前に同一電圧に置かれるように
予備充電することによって、ビット線26および27を等化
する必要がある。等化後、選択された１のワード線25
は、このワード線に関係するセルが各自のビット線対26
および27に接続された各自のトランジスタ21および22を
有するように高レベルに置かれる。セルに保持された電
荷は、ビット線対をビット線に接続されたセンス回路に
よって検出のための小センスマージンを付与することに
よってビット線対の間に電圧差を与えるために個別に駆
動させる。ビット線対の電圧がセンスされると、書込み
動作は、ビット線対からセルを分離するためにワード線
25が低値に置かれる前にその時セルに格納されている必
要な信号レベルにビット線対を置くことによって実行で
きる。従来のスタティックRAM記憶装置におけるこうし
たセルの動作は第６図に示す。セルの各アクセスは、読
取りおよび書込み動作が各クロックサイクルにおいてセ
ルとの間でデータを転送するために生じるように、１ク
ロックサイクルにおいて行うことができる。このように
して、データはサイクルごとに各アドレスの単数または
複数のセルとの間で入力および出力される。第６図は、
ビット線が等化および予備充電され、セルが読み取られ
る期間である等化動作および、書込み動作両方を含むこ
うした単一サイクルにおけるビット線26および27の電圧
を示す。ビット線を等化するためのビット線の予備充電
は、１サイクルの時間の小部分で生じなければならず、
そのために両ビット線が同一電圧レベルに置かれること
を可能にするために等化および予備充電回路に相当の電
力ピークおよび対応するトランジスタ規模を要求する。
等化動作の読取り部分はやはりそのサイクルの小部分で
生じなければならないので、セルトランジスタの強度に
対するビット線のキャパシタンスのために、読取り動作
に使用できる時間は、ビット線に接続されたセンス回路
によるセンシングのために準備が整っているビット線間
で小電圧差が誘導されることを可能にするにすぎない。
読取りサイクルの最後に、現れた電圧差はセルからデー
タを出力するためにセンスされ、サイクルの残りはセル
のトランジスタ21および22への対応するデータ記憶とは
別のビット線が駆動される書込み動作を実行するために
使用される。

ランダムアクセス装置では、各サイクルで記憶装置全
体を等化する必要がある。

本実施例に従えば、記憶装置12は、他方の記憶区画の
一連の記憶場所でデータ転送が行われながら、記憶区画
14および15の一方の記憶場所で等化および読取りが実行
されるように、２の記憶区画14および15に分かれる。こ
れによって、読取りを含む等化動作は、各サイクルで１
度ずつデータ転送動作が実行される間に、多数のサイク
ルにわたり実行されることが可能になる。

この特定の実施例では、一定数の記憶場所が巡回的に
アドレス指定され、その数は端子18の連続パルス入力の
間のクロックサイクル数に一致し、それにより線遅延に
ついてプログラムされた遅延のサイクル数を指示する。
１アドレス指定サイクルの記憶場所は、端子18の連続リ
セットパルス間の入力16に入力されるデータの各ストリ
ングのための閉ループ経路で配分される。記憶場所の閉
ループは２の記憶区画14および15に配分される。使用す
る記憶場所を決定する方法は、以下に説明する通り、制
御装置13により制御される。しかし、記憶場所の選択
は、はじめに記憶区画14の１行の多数の連続する記憶場
所をアドレス指定した後、記憶区画15の同一行の多数の
記憶場所をアドレス指定することを含む。データストリ
ングが記憶区画14および15のそれぞれの１行で得られる
数よりも多くの記憶場所を要求する場合、アドレス指定
された記憶場所のパターンは、記憶区画15の後に記憶区
画14の新しい行を用いて記憶区画14に復帰し、使用され
る間ずっと、記憶区画14および15のそれぞれの各行の多
数（この実施例では４以上）の記憶場所を有する記憶区
画14および15の間で交互に切り換え続ける。データ転送
が一方の記憶区画の最小限４の連続記憶場所で生じてい
る間、他方の記憶区画の全体の記憶配列が等化され読取
られることが可能である。これは、データ転送のために
１記憶区画で使用された４連続記憶場所からデータを転
送するための４以上の連続サイクルであることを意味
し、これらの４サイクルにおいて等化および読取り機能
が他方の記憶区画の全ビット線で実行されることが可能
である。この効果は第５図によって理解できる。このグ
ラフは第６図のグラフに相当するが、この実施例にした
がって使用した場合のビット線対26および27の電圧を示
す。第５図のビット線の電圧を示す曲線は指示するビッ
ト線と同じ参照番号26および27を持つ。ビット線が両ビ
ット線の電圧信号を等化するために予備充電される期間
は、この場合、２以上のサイクルに及ぶことが可能であ
り、また、ワード線25が選択されると生じる読取り動作
は、ビット線26および27の電圧がより長期間にわたり個
別に駆動できるようにさせる３以上のサイクルに及ぶこ
とができ、それによりセンス動作を実行するために必要
な時間だけビット線26および27の間に相当大きな信号の
差をもたらす結果となる。ビット線間の電圧差の著しい
変化は、第６図に示す小さい電圧差31に比べて第５図の
大きい電圧差によって指示される。記憶セルからの信号
がビット線対に転送された読取り動作の最後に、ビット
線多重化回路は選択されたビット線をセンス増幅器に接
続し、ビット線多重化回路のキャパシタンスは第５図に
32で指示された電圧差を減少させる。しかし、この電圧
センスマージンはセンス動作の終了までに第５図に30で
指示されたレベルを得ている。その後、書込み動作がセ
ンスおよび書込み動作が１サイクル内で生じるように行
われる。しかし、このセンスおよび書込み動作は、延長
された等化動作（本明細書において、この用語は等化機
能と読取り機能の両方を含んで使用される）が他方の全
記憶区画で実行されながら、各サイクルで一度実行さ
れ、１記憶区画のデータ転送において数サイクルの間繰
返されることが理解できる。

線遅延を経て供給されるデータストリングの繰り返し
巡回パターンを実行するためには、連続するデータスト
リングの間の不必要な遅延を避けることが好ましいこと
が理解でき、これは、各データストリングのための記憶
場所のアドレス指定が先行ループの終了直後に新しいル
ープが開始できる閉ループで行われる必要がある。従っ
て、それは、記憶アドレス指定のサイクルが記憶区画14
で開始し、記憶区画14の新しいサイクルを開始させる準
備を整っている記憶区画15では終了することが必要であ
る。また、記憶場所はアドレス指定される１行の半数以
上の記憶場所が使用されるように２記憶区画の間に配分
される必要もある。これは、等化動作で使用できるサイ
クル数を最大にする。この場合、４以上の記憶場所が記
憶区画14および15のいずれかのアドレス指定された列で
使用されることを要求する。

第１図に示す実施例において、記憶区画14および記憶
区画15はそれぞれ、各列が等化および予備充電回路36に
結合された64の列35を有する。これらの列は群として配
列されており、各群はいずれかの列がアドレス指定され
た時に８対のビット線（各群の一つ）が同時にアクセス
され、８ビットすなわち１語の一度での転送を可能にす
るように８対のビット線を有する。ビット線はそれぞ
れ、各列の列多重化回路37に接続されており、各列のセ
ンス増幅・書込み回路38に結合されている。各センス増
幅・書込み回路はバスドライブ回路17を介してデータ出
力17に接続されている。各記憶区画14および15は、それ
ぞれがワード線25を有する70の行を有している。これら
のワード線は行復号器40に接続されている。行復号器
は、ラッチ・ワード線ドライバ41を介して記憶区画14
に、ラッチ・ワード線ドライバ42を介して記憶区画15に
結合されている。列多重化回路37は列計数器44によって
制御される。行復号器40は行計数器45によって制御され
る。ラッチ・ワード線ドライバ41および42はそれぞれパ
ルス発生器46および47によって制御される。ラッチ・ワ
ード線ドライバ41および42のそれぞれは２の個別の制御
線48によってパルス発生器46および47のそれぞれに接続
されており、各ラッチ・ワード線ドライバは行復号器40
の出力をラッチするか、全部のワード線を低レベルに置
くかいずれかに作動できる。アドレス指定の各巡回パタ
ーンを形成する記憶区画の選択は制御装置13によって制
御される。行計数器45および列計数器44は、別様に実行
するように制御装置13によって命令されない限り、各行
に沿って連続アドレスについてその後行ごとに計数する
ように接続されている。制御装置13は、端子18に入力さ
れた連続リセットパルス間のクロックサイクルを計数
し、記憶アドレス指定の各巡回パターンで残っている記
憶場所の数を計数するように配列されている。各サイク
ルで残っている記憶場所数が減少するにつれ、制御装置
13は、アドレス指定されている記憶区画の各行の全記憶
場所が充填されるべきか否かを決定する。一定の記憶ア
ドレスを未使用のままにすることにより、最後のアドレ
スが記憶区画15にあり４以上の列は配列０または配列１
のいずれかのアドレス指定された行で使用されているよ
うに配列することができる。制御装置13は、必ず、列０
の記憶区画の行を開始させるが、列３を使用後（４以上
の列を使用しなければならない）、当該記憶区画の当該
行の残りを飛ばして次の記憶区画に進むように決定する
場合もある。以下の表１は、17サイクルから32サイクル
までの間で変化させた様々な遅延長について使用される
記憶場所を示す。この実施例は16以下のサイクルの極め
て短い遅延の利用を意図していない。

この表から、制御装置13は以下の５のいずれかの条件
において配列０から配列１にスワップするように配列し
なければならないことがわかる。

1.配列０において、現在の半数の配列の現在の行に４以
上のサンプルがある時に、13サンプルが残っている。こ
こで言う各サンプルはデータの線のデータ項目である。

2.配列１において、現在の半数の配列の現在の行に４以
上のサンプルがある時に、９サンプルが残っている。

3.配列０において、現在の半数の配列の現在の行に４以
上のサンプルがある時に、５サンプルが残っている。

4.残りのサンプルが０である。

5.現在の配列の現在の行に８サンプルがある。

以上の５の条件のいずれか一つが満たされた場合、第
２図に示す配列計数器50（フリップフロップ形式が可能
である）は一方の記憶区画から他方の記憶区画に切り換
えるように状態を変更し、列計数器44は０にリセットさ
れる。

活動状態にある配列によって使用されている行アドレ
スはラッチ41または42に格納され、行計数器45の出力51
のアドレスは使用される次の行のアドレスである。行ア
ドレスは、スワップ配列条件が満たされ、かつ配列０が
現在使用されている場合、増分される。行計数器45は、
配列０が現在使用されており、かつ表１からわかるよう
に5,6,7または８のサンプルが残されている時に、スワ
ップ配列条件が満たされた場合、リセットされる。こう
した状態では、行計数器は、巡回パターンの終了が次の
行に進まずに満たされると同時にリセットされなければ
ならない。

表１が要求する条件を満たすために、制御装置13は第
２図に示すように形成される。この回路は、高速環状計
数器として接続されているシフトレジスタ52および低速
環状計数器として接続されている別なシフトレジスタ53
を含む。計数器52および53のそれぞれは、端子18からリ
セットパルスを受信するために接続されたリセット入力
94、シフトイネーブル入力95および、タイミングクロッ
ク54に接続されたクロックパルス入力96を有する。ま
た、タイミングクロック54は列計数器44および行計数器
45にクロックパルスを供給する。シフトレジスタ52は高
速０、高速２および高速３の４の出力を供給し、シフト
シレスタ53は低速０、低速１、低速２、低速３および低
速４の５の出力を供給する。入力94でリセットパルスの
受信と同時に、シフトレジスタ52および53のそれぞれ
は、シフトレジスタ52については高速０が高レベルの出
力を供給し他の全出力が低レベルであるようにリセット
される。シフトレジスタ53は低速０が高レベルの出力を
供給し他の全出力が低レベルであるようにリセットされ
る。シフトレジスタ52および53のそれぞれは、状態を変
更し、それにより、高レベルの出力がシフトイネーブル
入力95に供給された時に各クロックパルスの受信時にの
み計数を行うように配列されている。シフトレジスタ52
および53のそれぞれは、各レジスタにより指示される計
数が進むと同時に当該のレジスタからの新しい出力が高
レベルになり他の出力が低レベルであるように、各レジ
スタの１出力だけがいずれかの時点で高レベルの出力を
供給できるように配列されている。

シフトレジスタ52は、高速３の出力後の次のシフトが
高速０出力への戻りであるように巡回的に計数する。高
速３の出力が生じた場合にのみ、シフトイネーブル入力
95をシフトレジスタ53に供給するためにANDゲート56か
ら信号が供給される。

次のリセットパルス（を含む）までに端子18の各リセ
ットパルス後にクロックパルス数は、線遅延の長さを指
示し、それによってデータの線のデータ項目の数を指示
する。データ項目は、データの線の最後の項目としてみ
なされるデータ項目についてアドレス０までカウントダ
ウンされる１サイクルのアドレスの連続する記憶アドレ
スに書き込まれる。データ項目は選択された記憶場所に
ついて連続して巡回され、アドレス０は端子18の各リセ
ットサイクル後16クロックサイクルでアドレス指定され
た記憶場所である。このようにして、データ項目は、リ
セットパルス18がシフトレジスタ52および53のそれぞれ
のリセット入力に供給されるまで、列ごとおよび行ごと
に進む連続する記憶場所との間で読取りおよび書き込み
が行われる。これは、シフトレジスタ52および53のそれ
ぞれをリセットし、入力95にシフトイネーブル入力を供
給させ、それによってシフトレジスタ52および53のそれ
ぞれは各クロックパルスで前進でき、シフトレジスタの
それぞれの出力を次の19のクロックサイクルにわたり変
化させる。以下の表２は、端子18の各リセットパルス後
の16クロックサイクルにおいて２のシフトレジスタ52お
よび53の低速出力および高速出力を示す。この表はアド
レス０に達する前にアドレス指定される記憶場所の数を
示し、その結果、表の最下行のアドレス０に達する前に
残っている16の記憶場所を示す最終項目は、低速０およ
び高速１の２の出力を生じさせる入力94のリセットパル
スの入力によって生じる状況であることが理解できる。
出力は、記憶場所がまったく残っておらずこの時出力は
低速４および高速０である場合にアドレス０に達するま
で、各連続クロックパルスについて表で上向きに示され
るように進行する。

第２図に示すように、シフトレジスタ53のシフトイネ
ーブル入力95はシフトレジスタ52の高速３出力からの入
力を有するANDゲート56から得られる。こうして、低速
シフトレジスタ53は、クロックパルスおよび、シフトレ
ジスタ52の高速３からの出力が存在する場合にのみシフ
トできる。さらに、ANDゲート56および、シフトレジス
タ52のシフトイネーブル入力95は低速４および高速３か
らの入力を有するNANDゲート65からの出力を得る。その
結果、高レベルのシフトイネーブル入力95は、アドレス
０に達した後３クロックパルスで達せられる高速３と低
速４との同時出力が存在するまで、ずっとシフトレジス
タ52に供給される。その時点で、シフトレジスタ52およ
び53は、両シフトレジスタをリセットするためにリセッ
ト入力94に次のリセットパルス18が与えられるまで、そ
の後の計数を妨げられる。その結果、アドレス０に達し
た後、列計数器および行計数器は交互に２の記憶区画に
ついて各行に沿って（配列０の行０の列０に始まり）各
行の全記憶場所を用いて順次巡回し、その後次の行に進
み、この動作を繰り返す。このことは、32単位の遅延長
さが各記憶区画の２の連続する行の全記憶場所を完全に
使用させる場合を示す表１からわかる。32を超える遅延
線長さについては、記憶場所の付加的な完全な行が使用
される。

シフトレジスタ52および53の出力は、図示するように
多数のANDゲート60,61,62,63,64および65に接続されて
いる。

ANDゲート60,61および62の出力は、別のANDゲート67
への１入力を形成するORゲート66に供給される。ANDゲ
ート67の出力は、列計数器をリセットするために出力69
につながるORゲート68に接続されている。ANDゲート70
は行計数器45による計数を可能にするために出力71を供
給する。ORゲート72は行計数器45をリセットするために
出力73を供給する。２のANDゲート74および75は、等化
配列０および等化配列１を表す各出力76および77をそれ
ぞれ供給する。これらの出力はパルス発生器46および47
に与えられる。出力76および77は等化動作を開始させる
ためのパルス発生器46および47に対するコマンドであ
る。その後、パルス発生器46および47は、等化・予備充
電回路36ならびにラッチ・ワード線ドライバ41および42
に供給されるパルスのタイミングを制御する。配列計数
器50は、配列０がデータ転送のために使用されているこ
とを示す信号81を供給するために符号変換器80を介して
接続された出力と、配列１がデータ転送のために使用さ
れていることを示すための別な非反転出力82を有する。

ANDゲート60は、13サンプルが残されている状態でス
ワップ配列条件が存在することを指示するための高速
３、低速０および端子81からの入力を有する。ANDゲー
ト61は、配列１において９サンプルが残されている状態
のスワップ配列条件を指示するための高速３、低速１お
よび端子82からの入力を有する。ANDゲート62は、配列
０において５サンプルが残されている状態のスワップ配
列条件を指示するための高速３、低速２および端子81か
らの入力を有する。ANDゲート63は、サンプルがまった
く残されておらず、スワップ配列条件が存在することを
指示する低速４および高速３からの入力を有する。ORゲ
ート68は、ゲート63からの出力かゲート67からの出力い
ずれかが存在する場合に出力69にリセット出力を許可す
る。ゲート67は、列計数器から４以上の列が使用されて
いることを示すための入力が端子85に存在し、同時にOR
ゲートからの出力が存在する場合に出力を供給する。ま
た、ORゲート68は、列計数器が端子86に当該の行の全８
列がすでに使用されていることを示すための信号を供給
した場合、端子69からの出力を許可する。スワップ信号
が端子69に与えられた場合、この信号は、端子81の信号
が配列０が活動状態にあることを指示すると、行計数器
を端子71の信号によって進めることを許可するANDゲー
ト70にも供給される。端子69からのスワップ信号は、端
子81および82のこれらの信号を変更するために配列計数
器50にも供給される。

ANDゲート64は、配列０が活動状態にあることを指示
するために端子81からの入力、端子69からの入力および
計数器53の低速２からの入力を受信するように配列され
ている。表２からわかるように、低速２の出力は5,6,7
または８のいずれかの記憶場所が残っていることを指示
し、それにより行計数器は、配列０において5,6,7また
は８のサンプルが残されている場合、スワップ条件でリ
セットされる。配列計数器50も、記憶場所がまったく残
っていないか、または、配列１が活動状態にある時に全
部の列が使用されていたことを指示するORゲート88から
の出力によってリセットされることができる。

制御装置が一方の配列から他方の配列へのスワップを
生じさせると、配列50からの出力は１サイクル遅延装置
90への線89に供給される。この出力は符号変換器91を介
してANDゲート94に供給され、配列１が活動状態にある
ことを指示するために配列計数器が切り換えられた時に
端子76のドゥ等化配列０信号を形成する。同様に、AND
ゲート75は、端子77が配列計数器50が配列０に切り換え
た時に端子77にドゥ等化配列１信号を供給するように１
サイクル遅延装置90からの出力が存在し配列０が活動状
態にある時に入力を受信する。

従って、第２図に示すゲート回路の使用は、行計数器
45および列計数器44への出力信号に第１図に示す記憶場
所の使用を得させるために記憶場所のサイクルをアドレ
ス指定させることがわかる。

ドゥ等化信号76および77は、第１図に示すパルス発生
器に供給され、各パルス発生器はワード線を低レベルに
置き、それによって等化前にビット線から記憶セルを切
断するために、等化される記憶区画のワード線ドライバ
を作動させる。線のこれらの信号76および77は、パルス
発生器を作動させ、等化動作が当該配列のワード線が低
レベルに置かれた後１サイクルで行われるように等化さ
れる配列の等化・充電回路36に信号を供給させる。

ラッチ41および42の使用により、行復号器は両記憶区
画14および15についてラッチされるアドレスを保持する
ことが可能であるが、配列０内での選択的なアドレス指
定によってデータ転送が行われた場合、ラッチ42が配列
０のアドレス指定に使用されたのと同じ行の配列１で現
在生じているアドレス指定の現在の行アドレスを保持し
ながら、スワップ配列条件が行復号器40に次の必要な行
アドレスの配列０に進むことを可能にさせることが理解
できる。

列計数器は、選択した記憶場所が各半分の配列でアド
レス指定された場合、単一のアドレスポインタが記憶場
所に書き込まれるデータと同一サイクルで出力されるデ
ータの両データについて供給されるように、線93に列多
重化回路37への信号を出力することが理解できる。アド
レス指定される各記憶場所は、当該の記憶場所に書き込
まれるデータを有しており、次の当該の記憶場所がアド
レス指定され、早期のデータは読取られセンスされ、そ
れにより出力端子17に遅延データ出力を供給し、同一の
単一サイクルにおいて当該の記憶場所に新しいデータが
書き込まれる。

本発明は、特に、二次元画像フィルタで用いるための
線遅延回路の形成に適用できる。３の類似の線遅延回路
101,102および103が直列に接続されたこうした装置は第
４図に示す。データは入力104に入力される。第１の線
遅延回路101の出力は、サンプリング装置105に直接供給
され、同時に第２の線遅延回路102への入力を形成す
る。線遅延回路102の出力は、同様に、サンプリング装
置105に供給されるとともに、第３の線遅延回路103の入
力を形成する。線遅延回路103の出力はサンプリング装
置105に供給される。各線遅延回路はサイクルごとに１
語に出力し、その結果サンプリング装置は３の接続され
た線遅延回路からの３語を同時に解析する。この実施例
の各線遅延回路は必要な遅延のプログラミングを可能に
する各自の計数器106を有する。

本発明は上述の実施例の詳細に限定されるものではな
い。

【図面の簡単な説明】

第１図は本発明に従った巡回アドレス指定可能記憶装置
を有する線遅延回路のブロック図、第２図は第１図に使
用される制御回路のブロック図、第３図は第１図の記憶
装置で使用されるスタティックRAMセルを示す図、第４
図は第１図に示す形式の３の線遅延回路を用いる二次元
フィルタの略図、第５図は本発明の動作を示す電圧−時
間グラフ、第６図は先行技術の装置の動作を示す第５図
と同様の電圧−時間グラフである。 12……記憶装置、14,15……配列0,1、13……制御装置、
40……行復元器、41,42……ラッチ・ワード線ドライ
バ、44……列計数器、45……行計数器、46,47……パル
ス発生器、36……等化・予備充電回路、37……列多重化
回路、38……センス増幅・書込み回路。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】スタティックRAMセルからなる多数の記憶
   場所を有する記憶装置のアクセス方法であって、（１）
   各記憶区画が多数の行及び列を有しており、各セルが各
   セルとの間でデータを転送するための一対のビット線に
   接続されている、２以上の記憶区画に前記セルを配分す
   ること、（２）１記憶区画の２以上の記憶場所を順次ア
   ドレス指定し、アドレス指定された各記憶場所でデータ
   転送を行うと同時に別の記憶区画のビット線で等化動作
   を行うこと、（３）前記他方の記憶区画の２以上の記憶
   場所を順次アドレス指定するために前記アドレス指定及
   び等化動作を切り換え、アドレス指定された各記憶場所
   でデータ転送を行うと同時に前記１記憶区画のビット線
   を等化することを含むことを特徴とする記憶装置のアク
   セス方法。
2. 【請求項２】請求項１記載のアクセス方法であって、前
   記アドレス指定・等化動作はクロックによって制御され
   る時間であり、各アドレス指定動作及びデータ転送は１
   クロックサイクル内で生じ、前記等化動作は２以上のク
   ロックサイクルの時間を有する方法。
3. 【請求項３】請求項１又は２記載の方法であって、前記
   の各アドレス指定動作は１記憶区画の同一行の多数の隣
   接記憶場所のアドレス指定を含む方法。
4. 【請求項４】請求項３記載のアクセス方法であって、１
   行が前記記憶区画のそれぞれにおいてアドレス指定さ
   れ、データ転送は各記憶区画の前記行の選択された記憶
   場所で交互に行われ、その間他方の記憶区画は等化され
   ており、また、行アドレスは前記１行が各記憶区画で使
   用された後に別の行を選択するために変更される方法。
5. 【請求項５】請求項１乃至４のいずれかに記載のアクセ
   ス方法であって、前記方法は、１記憶アクセスサイクル
   においてアクセスされた多数の記憶場所で行われるデー
   タ転送数を決定することと、続いて前記のアクセスされ
   た記憶場所を前記の各記憶区画に配分するために前記野
   各記憶区画の選択された記憶場所をアドレス指定するこ
   とを含み、前記アドレス指定は、前記サイクルを開始さ
   せるために１記憶区画を選択すること、前記記憶区画の
   １行の多数の記憶場所をアドレス指定すること、前記１
   記憶区画から別の記憶区画に切り換えること及び前記別
   の記憶区画の１行の多数の記憶場所をアドレス指定する
   ことからなり、前記１記憶区画から別の記憶区画への切
   り換えは、サイクルが開始された前記の選択記憶区画意
   外の１記憶区画の前記の各サイクルを終了させるために
   アドレス指定された各行の全部の行記憶場所をアドレス
   指定することなく行われ、いずれかの記憶区画のアドレ
   ス指定された行が多数のアドレス指定された記憶場所を
   有するようなものである方法。
6. 【請求項６】行及び列に配列された前記記憶場所を有す
   る各記憶区画の２以上の記憶区画の多数の記憶場所に巡
   回的にアクセスする方法であって、前記方法は、１記憶
   アクセスサイクルでアドレス指定される記憶場所の数を
   決定することと、続いて前記の各記憶区画に前記のアク
   セスされた記憶場所を配分するために前記の各記憶区画
   の選択された記憶場所をアドレス指定することを含み、
   前記アドレス指定は、前記サイクルを開始させるために
   １記憶区画を選択することと、前記記憶区画の１行の多
   数の記憶場所をアドレス指定することと、前記１記憶区
   画から別の記憶区画に切り換えること及び前記の別の記
   憶区画の１行の多数の記憶場所をアドレス指定すること
   からなり、前記の１記憶区画から別の記憶区画への切り
   換えは、サイクルが開始された前記の選択記憶区画以外
   の１記憶区画の前記のサイクルを終了させるためにアド
   レス指定された各行の全部の行記憶場所をアドレス指定
   することなく行われ、いずれかの記憶区画の使用された
   行が多数のアドレス指定された記憶場所を有するような
   ものである記憶装置のアクセス方法。
7. 【請求項７】記憶装置であって、各記憶区画がディジタ
   ルデータを保持するために配列されたスタティックRAM
   セルからなる多数の行及び列の各記憶場所を有する第１
   の記憶区画及び第２の記憶区画と、前記セルとの間での
   データ転送のためのそれぞれの列のセルに結合されたビ
   ット線の多数の対と、前記列をアドレス指定するための
   列アドレス指定手段と、前記行をアドレス指定するため
   の行アドレス指定手段と、前記セルからデータを転送す
   るための各対のビット線を使用する前にビット線の各対
   を等化するために前記ビット線に結合された等化手段
   と、前記記憶区画の一方の多数の記憶場所を連続してア
   ドレス指定した後に前記記憶区画の他方の多数の記憶場
   所をアドレス指定し前記記憶場所からデータを転送する
   ために前記の列アドレス指定手段及び行アドレス指定手
   段に結合された制御手段であり、前記制御手段は各記憶
   区画のビット線を連続的に等化するために前記等化手段
   に結合されており、一方の記憶区画はデータが前記記憶
   区画の他方から転送された時に等化される制御手段とを
   有する記憶装置。