KR950012934B1 - 반도체 기억 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억 장치

제 1 도는 본 발명의 한 실시예에 관한 반도체 기억 장치의 구성을 도시하는 도면.

제 2 도 내지 제 5 도는 제 1 도에 도시한 장치의 타이밍 파형을 도시하는 도면.

제 6 도는 본 발명의 다른 실시예에 관한 반도체 기억 장치의 구성을 도시하는 도면.

제 7 도, 제 8 도 및 제 10 도 내지 제 15 도는 제 6 도에 도시한 장치의 중요 부분에 대한 구성을 도시하는 도면.

제 9 도는 제 6 도에 도시한 장치에 있어서 중요 신호의 타이밍 파형을 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1, 10 : 기억 장치 2, 11 : 기억셀군

3, 13 : 지정부 4 : 데이타 입출력부

5 : 계수부 6, 14 : 제어부

12 : 선택부

본 발명은 다이나믹형의 메모리셀을 구비하고, 용이한 제어하에서 고속 액세스 동작이 가능한 반도체 기억 장치에 관한 것이다.

종래의 표준적인 범용 DRAM에 있어서는 고속의 사이클 타임으로 액세스하기 위한 페이지 모드를 가지고 있다. 이 모드에서는 주지된 바와 같이 행 어드레스에 의하여 선택된 메모리셀 어레이의 동일행에 속하고 동시에 감지되는 일련의 메모리셀에서 열(列) 어드레스를 임의로 변경하여 액세스가 가능해진다.

이와같은 모드로 고속의 액세스가 가능한 것은 DRAM에 있어서는 셀의 데이타의 감지 증폭에 시간이 걸리고 일단 데이타가 감지되면 그 데이타를 독출하는데는 많은 시간을 필요로 하지 않기 때문이다. 페이지 모드 동작에서는 열 어드레스가 변환하면 그 셀을 감지한 감지 증폭기의 액세스를 개시하고, CAS 신호가 "L"로 변화하면 데이타가 출력된다. 따라서 이 페이지 모드는 랜덤한 액세스 모드이다.

근래에 메모리칩의 용량은 해마다 증가되고 있고, 따라서 소규모의 시스템에 사용되는 칩수는 적어지고 있다. 이로 인해서 대량의 칩을 사용할 경우에는 칩을 몇몇 그룹으로 나누어서 인터리브를 실시하고 있지만, 외관상의 사이클 타임을 짧게 하는 메모리 시스템의 구성 방법이 이들의 시스템에서는 사용할 수 없게 되고 있다.

한편 MPU의 시피드는 매년 증가되고 있고, 소규모 시스템에서의 고속화의 요구는 강하다. 이러한 사실은 메모리가 더욱 고속사이클로 동작할 것을 요구하게 된다. 또 이들의 요구에서 액세스 동작은 반드시 랜덤일 필요는 없고, 일련의 데이타를 고속으로 쓰거나 읽거나 할 수 있으면 되는 경우가 많다.

상기와 같은 요구에 종래의 페이지 모드를 사용하면 반드시 어드레스의 변화가 필요하기 때문에 시스템의 어드레스 제어에서 결정되는 시간 이하의 액세스 사이클로 작동시킬 수는 없고 고속화에는 한계가 있다.

또, RAS 신호나 CAS 신호와 같은 콘트롤 신호를 메모리칩에 공급할 필요가 있고, 이들을 시스템이 생성하기 위하여 액세스 수단도 포함한 메모리 시스템의 고속화에는 역시 한계가 생기는 동시에 제어가 복잡해지고, 사용이 불편한 결함을 초래하고 있었다.

본 발명은 상기 결함을 고려하여 연구된 것으로 그 목적은 고속의 액세스 동작을 용이한 제어하에 달성할 수 있는 반도체 기억 장치를 제공하는데에 있다.

상기 목적을 달성하기 위하여 청구항 제 1 항 기재의 발명은 다이나믹형의 메모리셀이 행렬상으로 배열되어 구성되는 기억셀군과, 상기 기억셀군에 있어서의 메모리셀의 중심으로부터 연속되는 어드레스가 레이아웃된 메모리셀을 차례로 지정하여 액세스 가능 상태로 하는 지정 수단과, 상기 지정 수단에 의하여 지정된 연속되는 메모리셀에 대한 독출 또는 기록 동작을 외부로부터 주어지는 독출/기록 신호에 따라서 실시하는 데이타 입출력 수단과, 외부로부터 연속적으로 주어지는 기본 클럭 신호의 사이클 수를 카운트하는 계수 수단과, 최소한 1 이상의 지정 신호를 외부로부터 받아서 각각의 지정 신호마다 그 지정 신호에 의해 기본 클럭 신호의 특정의 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정의 사이클로부터 상기 계수 수단에 의하여 카운트된 사이클 수에 따라서 상기 지정 수단의 지정 동작 및 상기 데이타 입출력 수단의 독출/기록 동작을 제어하며, 기본 클럭 신호의 사이클 수에 따라서 액세스 동작을 제어하는 제어 수단으로 구성된다.

또, 상기 목적을 달성하기 위하여 청구항 제 4 항 기재의 발명의 다이나믹형의 메모리셀이 행렬상으로 배열되고, 복수의 셀 블록으로 구성되는 기억셀군과, 외부로부터 연속해서 주어지는 기본 클럭 신호와 어드레스 신호에 따라서 상기 복수의 셀 블록을 차례로 인터리브하여 선택 활성화하는 선택수단과, 어드레스 신호 및 상기 선택 수단이 셀 블록을 선택 활성화하는 신호에 따라서 차례로 선택 활성화되는 각각의 셀 블록의 연속된 메모리셀을 지정하여 액세스 상태로 하는 지정 수단과, 상기 지정 수단에 의하여 지정된 연속되는 메모리셀에 대한 독출 또는 기록 동작을 외부로부터 주어지는 독출/기록 신호에 따라서 실시하는 데이타 입출력 수단과, 상기 기본 클럭 신호의 사이클 수를 카운트하는 계수 수단과, 최소한 1 이상의 지정 신호를 외부로부터 받아서 각각의 지정 신호마다 그 지정 신호에 의해 기본 클럭 신호의 특정의 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정의 사이클로부터 상기 계수 수단에 의하여 카운트 된 사이클 수에 따라서 상기 선택 수단의 선택 활성화 동작 및 상기 지정 수단의 지정 동작과 상기 데이타 입출력 수단의 독출/기록 동작을 제어하며, 기본 클럭 신호의 사이클 수에 따라서 액세스 동작을 제어하는 제어 수단으로 구성된다.

상기 구성에 의하여 본 발명은 중단없이 거의 일정한 주기로 입력되는 기본 클럭 신호에 동기해서 내부 동작을 실시하고, 액세스의 개시, 어드레스의 취입, 독출 또는 기록의 판단 등의 동작을 거의 일정한 주기로 입력되는 기본 클럭 신호의 어떤 일정한 사이클 수번째로부터 개시하고 그 사이클 수의 카운트의 기점이 되는 사이클을 지정하기 위한 지정 신호를 추가로 구비하고 있다.

또, 청구항 제 4 항 기재의 발명의 기억 장치에 있어서의 내부의 동작은 상기 거의 일정한 주기로 입력되는 신호로부터 위상이 각각 상이한 복수의 내부 기본 클럭 신호를 생성하고, 동시에 활성화되는 셀을 이 기본 클럭 신호의 수와 동일한 큰 블록으로 나누어서 이 블록을 기본 클럭 신호에 의하여 인터리브로 차례로 시리얼 액세스할 수 있도록 하고, 또 임의의 블록을 기점으로 하여 상기 시리얼 액세스를 할 수 있도록 하고 있다.

이하 도면을 사용하여 본 발명의 실시예를 설명한다.

제 1 도는 본 발명의 한 실시예에 관한 반도체 기억 장치의 요부 구성을 도시하는 도면이다. 동도에 도시하는 기억 장치는 다이나믹형의 메모리셀을 사용하여 외부로부터 연속적으로 주어지는 클럭 신호의 사이클 수에 따라서 내부의 회로 동작을 제어하고, 액세스 동작을 실시하도록 한 기억 장치이다.

제 1 도에 있어서, 기억 장치(1)는 일반적인 기억 장치가 구비하고 있는 기억셀군(2), 지정부(3), 데이타 입출력부(4) 이외에 본 발명의 특징이 되는 동작을 실시하기 위한 중요한 구성 요소가 되는 계수부(5) 및 제어부(6)를 구비하여 구성되고 있다.

기억셀군(2)은 다이나믹형의 메모리셀이 행렬상으로 배치되어 독출되는 데이타 및 기록되는 데이타가 기억된다.

지정부(3)는 외부로부터 주어지는 일련의 어드레스 신호에 따라서 기억셀군(2)에 있어서 연속되는 어드레스가 레이아웃되고, 액세스하려는 메모리셀을 차례로 지정한다. 지정부(3)는 예를들면 행 어드레스 신호를 취입하여 이 행 어드레스 신호로 지정되는 일련의 메모리셀에 대하여 연속하는 열 어드레스 신호를 취입하고 이 열 어드레스 신호에 의하여 연속적인 메모리셀을 차례로 지정한다.

데이타 입출력부(4)는 외부로부터 주어지는 독출/기록 신호에 따라서 지정부(3)에 의하여 지정된 메모리셀에 대하여 독출 동작 또는 기록 동작을 실시한다. 독출된 데이타는 데이타 입출력부(4)를 개재하여 외부에 출력되고, 기록되는 데이타는 외부로부터 데이타 입출력부(4)를 개재하여 지정된 메모리셀에 주어진다.

계수부(5)는 외부로부터 중단없이 거의 일정한 주기로 입력되는 외부 기본 클럭 신호(CLK)의 사이클 수를 카운트하는 카운터이다. 외부 기본 클럭 신호는 기억 장치의 액세스 시간 예를들면 30ns 이하의 사이클 타임을 가지는 클럭 신호이다. 계수부(5)는 카운트한 CLK 신호의 사이클 수를 제어부(6)에 부여한다.

제어부(6)는 외부로부터 부여되어 기억 장치의 상태를 규정하고 레벨 천이에 의하여 CLK 신호의 특정의 사이클을 지정하는 지정 신호, 예를들면(칩인에이블) 신호나(아웃풋 인에이블) 신호를 받아서, 각각의 신호의 활성화에 대하여 CLK 신호의 특정의 사이클을 지정하는 동시에 계수부(5)에 CLK 신호의 카운트를 개시시킨다. 제어부(6)는 계수부(5)에 의하여 카운트되는 CLK 신호의 사이클 수에 따라서 지정부(3)에 있어서의 어드레스 신호의 취입이나, 데이타 입출력부(4)에 있어서의 데이타의 입출력 동작 등의 내부의 동작을 제어한다.

다음에 제 1 도에 도시하는 장치의 동작을 제 2 도 내지 제 5 도에 도시하는 타이밍 파형도를 사용하여 설명한다.

제 2 도는 제 1 도에 도시하는 기억 장치에서의 동작 입력 신호의 파형의 한 예를 도시하는 도면이다. 제 2 도에 있어서 CLK 신호는 중단없이 입력되고, 30ns 이하의 사이클 타임을 가지는 클럭 신호이다. CE 신호는 기억 장치가 액티브인 기간을 지시하는 신호이고,신호가 "L"인 기간의 CLK 신호에 의하여 기억장치의 동작이 콘트롤된다.

제 2 도에서는신호가 "L"이 되고 CLK 신호의 최초 상승시의 어드레스 신호 Add의 값을 행 어드레스 R로서 취입하고, 그 CLK 신호 사이클을 1로 하여 5번째의 CLK 사이클의 CLK 신호의 상승시의 어드레스 신호 Add의 값을 열 어드레스 Cn으로서 취입한다. 열 어드레스가 취입되고 나서부터 3사이클 째의 CLK 신호인 8번째의 액티브 CLK 사이클에서 열 어드레스 Cn의 데이타가 출력된다.

CLK 사이클이 9, 10, 11, …로 전진함에 따라 미리 정해진 순번으로 어드레스 C_N+1, C_N+2, C_N+3, …의 데이타가 시리얼하게 출력된다.신호가 "H"로 되면 CLK 신호의 상승시에신호가 "H"인 사이클로부터 일정 사이클수 이하의 CLK가 무시되고, 메모리는 비활성 상태로 된다. 제 2 도에서는 14번째 이후의 CLK 사이클이 이것에 해당하게 된다.

이와 같은 메모리의 제어방식에는 몇가지의 변형이 고려되므로 다음에 이들의 변형예를 설명한다. 제 3 도 내지 제 5 도는 이들 변형예의 구체적인 타이밍 파형의 한 예를 도시하는 도면이다. 또 제 3 도 내지 제 5 도에서는 타이밍의 규정 시간의 대표적인 값도 도시하고 있다.

제 3 도 내지 제 5 도에 있어서 CE/RL 신호는 제 2 도의신호에 상당하는 신호이나, 그 정부의 논리가 다른 것이고, R/W 신호는 메모리가 독출에서 동작을 하는지 기록에서 동작을 하는지를 지시하는 신호이고, A0-A9 또는 A0-A19는 어드레스 신호이다. CM 신호는 이 신호가 "H"인 기간의 CLK 신호를 메모리가 받아들이지 않도록 하는 신호이고, D_OUT/IN은 액세스된 메모리셀에서 독출된 데이타 또는 그 셀에 기입되는 데이타이고,신호는 "L"의 기간에서는 데이타를 D_OUT/IN으로 출력하고, "H"의 기간에서는 메모리의 D_OUT/IN에 이어지는 출력을 하이 임피던스 상태로 하는 신호이다.

제 3 도는 제 2 도의 경우 이외에 독출의 지시를 위하여 R/W 신호의 취입 타이밍을 구체적으로 도시한 도면이고, ③으로 표시한 CLK 신호에서 열 어드레스를 취입하고, ⑥으로 표시한 CLK 신호에서부터 데이타를 출력하기 시작한다.

제 4 도는 열 어드레스를 취입하는 CLK 사이클을 행 어드레스 취입 타이밍과는 독립으로 CLK 신호로 지시할 수 있도록 한 경우의 타이밍 파형도이다. 제 4 도에 있어서, 행 어드레스를 취입한 후, CLK 신호가 상승할때에 CL 신호가 "H"이면 그 CLK 사이클에서 열 어드레스의 취입셀에의 액세스가 개시되고, 이 취입 사이클로부터 일정수의 사이클인 제 4 도에서 3으로 표시하는 CLK 사이클에서부터 열 어드레스 C_N이후의 데이타가 시리얼순으로 출력된다.

제 5 도는 R/W 신호를 RWL 신호로, 어드레스를 취입하는 CLK 사이클과는 독립으로 자유로이 설정할 수 있도록 한 경우의 타이밍 파형도이다. 또, 어드레스는 행과 열의 부분을 나누지 않고, 즉 어드레스 멀티플렉스로 하지 않고 취입하도록한 경우이다. 제 5 도에 있어서, CLK 신호가 상승할때에 RWL 신호가 "H"이면 그 CLK 사이클에서 독출/기록을 결정하는 R/W 신호가 취입되고, 그 사이클에서 일정수 후인 제 5 도에서 3으로 표시된 사이클에서 데이타가 출력된다.

이상 3개의 타이밍예에서는 독출의 경우를 설명했으나, R/W 신호의 설정으로 기록 동작을 실행시킬 수 있는 것은 물론이고, 그 경우에는 D_OUT/IN으로부터의 입력 데이타를 메모리 외부로부터 입력하게 된다.

또 상기 예의 여러가지 조합의 동작 제어 방식도 가능하고, 예를들면 RWL 신호와 CL 신호를 동일 신호로 실시할 수도 있고, 열 어드레스와 R/W 신호를 동시에 취입한 행 어드레스, 열 어드레스, R/W 신호를 전부 독립적으로 취입하고, 마지막의 취입 사이클이 된 CLK 신호에 있어서의 일정수 후의 사이클에서 독출.기록을 개시하도록 할 수도 있다.

제 6 도는 상기 실시예에 있어서의 제어방식을 인터리브 방식의 기억 장치에 적용하고, 상기 제어 방식이 효과적으로 기능하는 기억 장치의 주요한 구성을 도시하는 도면이다.

제 6 도에 있어서, 기억 장치(10)는 기억셀군(11), 선택부(12), 지정부(13) 및 제어부(14)를 주요한 구성요소로서 구비하고 있다.

또, 제 6 도에 있어서, 제 1 도와 동일 부호의 것은 동일 기능을 가지는 것으로, 그 설명은 생략한다.

기억셀군(11)은 다이나믹형의 메모리셀이 블록화 되어 행렬상으로 배치되고 있는 동시에 열 디코더를 포함하여 구성되고 있고, 구체적인 구성예는 후기한다.

선택부(12)는 외부 기본 클럭 신호와 어드레스 신호의 일부에 따라서 기억셀군(11)에 있어서의 메모리셀의 각각의 블록을 인터리브하여 차례로 선택 활성화 한다. 선택부(12)는 선택 활성화 신호로서 ΦA, ΦB, ΦC, ΦD를 기억셀군(11)에 부여한다.

지정부(13)는 어드레스 신호에 따라서 행 어드레스를 지정하는 동시에 어드레스 신호의 일부와 선택 활성화 신호의 일부의 신호에 따라서 선택 활성화된 블록의 열 어드레스를 지정한다.

선택부(12) 및 지정부(13)의 구체적인 구성예는 후기한다.

제어부(14)는 선택부(12) 및 지정부(13)의 각각의 동작을 외부 기본 클럭 신호의 사이클 수에 따라서 제어한다.

제 7 도는 기억셀군(11)상의 셀어레이 매트의 배치를 도시한 도면이다.

제 7 도에 있어서, 메모리셀은 모두해서 16셀 어레이 매트로 구성되고, 메모리 어레이 매트에 협지(挾持 : 중간에 끼어짐)되는 컬럼 디코더가 8계열 존재한다. 여기에서 메모리 시스템이 4분할 동작을 하고 있는 것으로 하면, 어떤 행 어드레스가 선택될 경우, 예를들어 제 7 도에서 굵은 선으로 둘러싸인 셀어레이 매트(1, 2, 9, 10)가 활성화 된다. 즉 행 어드레스에 따라서 전체 셀의 4분의 1의 셀이 활성화 되는 것이다.

제 7 도에서의 5분할의 조합은 (1, 2, 9, 10) (3, 4, 11, 12) (5, 6, 13, 14) (7, 8, 15, 16)이고, 제 7 도에서는 최초의 조합이 활성화된 상태를 도시하고 있다. 동시에 활성화 되는 메모리셀의 부분은 본 예에서와 같이 동등한 부분셀 어레이 블록으로 나누어지고, 이 어레이가 정해진 순서로 시리얼 액세스 된다.

제 7 도의 예에서는 4개의 셀 블록으로 나누어져 있고, 이 선택은 선택 활성화 신호 ΦA, ΦB, ΦC, ΦD에 의하여 실행된다.

또, 행방향의 액세스는 시리얼이기 때문에 컬럼 디코더에 입력되는 것은 시리얼 카운터로부터의 출력이고, 메모리 어레이(1, 2, 9, 10)가 차례로 시리얼 인터리브하여 액세스 되기 때문에 컬럼 디코더(1, 5)에 입력되는 카운터 출력도 역시 인터리브되고 있다. 이 인터리브의 동작에 대해서는 후에 설명한다.

제 8 도는 컬럼 디코더의 구체적인 한 구성예를 도시하고 있다.

제 8 도에는 제 6 도에 도시한 컬럼 디코더(1, 5)의 부분을 합해서 도시하고 있다. 또, 제 2 도 내지 제 5 도에서 도시한 D_OUT/IN이 4비트의 입출력을 이루고 있는 것으로 하여 이 입출력 회로에 연결되는 데이타 이송 경로를 I/O1-I/O4로 표시했다. 또 일반적으로는 상보적인 신호쌍으로 구성되는 비트선 및 상기의 I/O선을 제 8 도에서는 간략화 하여 1줄로서 표시한다.

제 8 도에 있어서, 시리얼 카운터 출력에 의하여 NAND 게이트로 구성되는 컬럼 디코더(C/Dn)가 선택된 다음, 디코더의 출력이 "L"이 되고 신호 ΦA가 상승되면 비트선 B1-B4가 I/O선에 접속되고, 데이타 액세스가 시작된다. 이 선택 상태는 신호 ΦA가 "L"이 되어도 래치 회로가 있으므로 다음에 신호 ΦA가 상승하기 까지는 그 상태를 유지한다.

다음에 신호 ΦB가 상승하면 비트선 B1'-B4'가 I/O선 I/O1'-I/O4'에 접속된다. 이와 같이 신호 ΦA, ΦB, ΦC, ΦD를 차례로 상승시키므로서 메모리 어레이(1, 2, 9, 10)로부터 차례로 데이타가 전송되고, 또 반대로 데이타를 I/O선을 개재하여 기록할 수가 있다.

따라서 신호 ΦA, ΦB, ΦC, ΦD를 인터리브 동작시키면 제 9 도의 타이밍 파형의 하방에 도시하는 바와같이 액세스 개시로부터 출력까지 CLK 신호의 3사이클을 이용할 수 있으므로, 회로 동작에서 결정되는 스피드의 3배의 스피드로 데이타를 출력할 수 있게 된다. 또 기록의 경우도 재차 동일한 셀어레이가 액세스될 때까지에 3사이클이 있으므로 독출과 동일하게 외부로부터의 데이타 전송레이트는 고속사이클이 가능하다.

제 9 도는 인터리브에서의 내부의 신호의 타이밍 파형을 도시하는 도면이고, 4상(相)의 클럭 신호를 기초로 한 인터리브를 채용한 경우를 도시한 도면이다.

제 9 도에 있어서, 외부 클럭 신호 CLK로부터 분주하여 4배 주기로 위상이 CLK 신호의 1사이클씩 어긋나는 내부 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4가 선택부(12)에서 생성된다. 이 클럭 신호를 적당히 선택하여 신호 ΦA, ΦB, ΦC, ΦD가 생성된다. 이 선택의 방법은 후에 설명한다.

신호 CNT1과 신호 CNT2는 제 7 도에서 컬럼 디코더 1 및 5에 입력되는 시리얼 카운터 출력을 나타내는 것이다. CNT1이 우선 카운트업의 동작을 CLK 신호의 4사이클 주기로 실시한다. 이것으로부터 2사이클 지연되어 신호 CNT2가 동일하게 카운트업 해간다. 이 상태를 제 9 도에서는 신호 CNT1, 신호 CNT2의 파형에 번호를 달아서 표시하였다.

다음에 어레이의 선택 방법을 시간적으로 및 순서적으로 설명한다.

제 9 도에 있어서, 어떤 CLK 사이클 1에서 신호 CNT1의 출력이 변화하고, 컬럼 디코더 1의 C/Dn이 선택된다. 다음의 사이클 2에서 신호 ΦA가 상승하여 제 7 도의 메모리 어레이 1측이 I/O선에 접속된다. 다음의 사이클 3에서는 신호 ΦB가 상승하여 메모리 어레이 2측이 I/O'선에 접속된다. 이 사이클에서는 동시에 신호 CNT2의 출력이 변화하고 신호 CNT1의 출력과 동일해진다. 이것에 의하여 컬럼 디코더 5의 C/Dn이 선택된다.

다음의 사이클 4에서는 신호 ΦA가 하강하고, 신호 ΦC가 상승된다.

신호 ΦA가 하강함으로써 메모리 어레이 1의 선택 상태는 래치 회로에 래치되고, 컬럼 디코더 C/Dn의 상태가 변화해도 선택 상태가 된다. 또 신호 ΦC가 상승함으로써 메모리 어레이 9측이 I/O선에 접속된다. 물론 이 I/O선은 컬럼 디코더 1의 것과는 다르다.

다음의 사이클 5에서는 신호 ΦB가 하강되고 신호 ΦD가 상승되는 동시에 신호 CNT1의 출력은 카운트업하여 상태를 변화시킨다. 이것에 의하여 컬럼 디코더 1의 C/Dn은 비선택 상태가 되나, 신호 ΦA가 하강하고 신호 ΦB도 하강하므로 메모리 어레이 1, 2의 I/O선, I/O'선에의 접속상태에는 변화가 없다. 또 신호 ΦD가 상승함으로써 메모리 어레이 10측이 I/O'선에 접속된다. 물론 이 I/O'선은 컬럼 디코더 1의 것과는 다르다.

그리고, 이 사이클에서 컬럼 디코더 1의 I/O선에 전송되고 있던 데이타가 데이타 입출력부(4)를 개재하여 메모리 밖으로 출력된다.

다음의 사이클 6에서는 재차 신호 ΦA가 상승하고, 신호 ΦC가 하강한다. 신호 ΦA가 상승하는데에 따라서 비트선 B1-B4가 I/O선으로부터 단절된다. 이것은 컬럼 디코더 C/Dn의 출력이 "H"로 되고, 비트선과 I/O선의 전송 트랜지스터가 비도통 상태로 되기 때문이다.

이때 동시에 다른 컬럼 디코더 C/D의 출력이 "L"로 되어 있으므로 그 컬럼 디코더 C/D에 속하는 메모리 어레이 1측의 비트선이 I/O선에 접속된다. 이 사이클에서는 컬럼 디코더 계열 1의 I/O'선에 전송되고 있던 데이타가 데이타 입출력부(4)를 개재하여 메모리에 출력된다. 또 신호 ΦC가 하강함으로써 컬럼 디코더 계열 5에 있어서도 컬럼 디코더 계열 1에서 순차 발생되었던 동작이 실행되지만 그 설명은 생략한다. 다음에 내부 기본 클럭 신호 Φ1-Φ4와 기억 장치를 실제로 구동하는 클럭 신호 ΦA-ΦD의 접속 관계는 고정할 수 없다는 것과 이 접속의 논리에 대하여 설명한다.

메모리가 활성화되는 때는 임의이기 때문에 액세스가 개시될 때의 내부 기본 클록 신호의 상태는 액세스할 때마다 일정할 수는 없다. 한편 각각의 비트선 및 컬럼 디코더 C/D의 선택에는 일정한 신호 CNT1, 신호 CNT2, 신호 ΦA, ΦB, ΦC, ΦD의 상태가 필요하다.

따라서 열 어드레스가 결정되어 액세스가 시작될 때에는 기본 클럭 신호 Φ1-Φ4의 상태와 어드레스에 의해 기본 클럭 신호와 신호 ΦA, ΦB, ΦC, ΦD의 접속 상태를 결정하여 신호 ΦA, ΦB, ΦC, ΦD가 올바른 상태에서 시작하도록 해 놓을 필요가 있다. 즉 항시 일정한 내부동작의 위상관계로 동작하도록 할 필요가 있다.

제 9 도의 우측 부분은 좌측 부분과는 다른 접속의 경우를 도시하고 있다.

제 9 도에 있어서, 좌측에서의 접속은 도면의 도시와 같이 Φ4-ΦA, Φ1-ΦB, Φ2-ΦC, Φ3-ΦD의 대응관계가 있고, 우측에서는 Φ2-ΦA, Φ3-ΦB, Φ4-ΦC, Φ1-ΦD의 대응 관계가 있는 것과 같이 다른 2가지의 접속 관계가 있다. 또 제 9 도에서는 신호 ΦA에서부터 차례로 상승시키고 있으나, 다른 신호 ΦB, ΦC, ΦD에서부터 차례로 상승시켜도 된다. 이 접속의 상태는 열 어드레스와 액세스를 개시하는 CLK 사이클에서의 기본 클럭 신호 Φ1-Φ4의 상태에 의하여 결정된다.

다음에 이상 설명한 클럭 신호 등을 생성하는 구체적인 회로 구성에 대하여 설명한다.

제 10 도는 외부 기본 클럭 신호 CLK에서 배주기의 클럭 신호(Ψ2)를 생성하는 회로 구성을 도시하는 도면이다.

제 10 도에 있어서, 20과 21은 클럭 인버터이고, 예를들면 클럭 인버터(21)에서는 CLK 신호가 "H"일때 인버터로서 기능하고, "L"일때에는 출력이 하이 임피던스가 된다. 제 10 도에 도시하는 회로구성에 의하면 CLK 신호가 2회 "H""L"를 반복함으로써 신호(Ψ2)가 상태를 바꾸는 것을 알 수 있다.

제 11 도는 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4를 생성하는 회로 구성을 도시하는 도면이다.

제 11 도에 있어서, 기본적으로는 제 10 도의 회로 동작과 동일하나, CLK 신호, CLK 반전 신호 대신에 신호 Ψ2, 반전 신호 Ψ2가 사용되므로 CLK 신호에서 보면 4배 주기의 클럭 신호가 생성되게 된다. 신호 Φ1, Φ2, Φ3, Φ4의 위상 관계는 회로 구성으로부터 명백하다.

제 12a 도는 내부 기본 클럭 신호에서 실제의 회로 제어 클럭 신호 ΦA, ΦB, ΦC, ΦD를 생성하는 회로 구성을 도시하는 도면이다.

제 12a 도에 있어서, 신호 Φ1, Φ2, Φ3, Φ4는 선택 신호 X1-X4에 따라서 어떻게 신호 ΦA, ΦB, ΦC, ΦD에 접속하는가를 결정하고 있다. 이 회로는 실제로는 출력 Y가 신호 ΦA, ΦB, ΦC, ΦD에 따라서 4개 존재한다.

신호 X1-X4가 되는 선택 신호 A, B, C, D와 출력 Y가 되는 신호 ΦA, ΦB, ΦC, ΦD의 관계를 도시한 것이 제 12b 도이다. 예를들면 Y=ΦA에서는 X1=A, X2=B, X3=C, X4=D로 한 회로가 대응한다. 신호 A가 "H"이고, 신호 B-D가 "L"이면 제 12b 도에 도시하는 조합과 회로 구성에서 Φ1-ΦA, Φ2-ΦB, Φ3-ΦC, Φ4-ΦD의 대응 관계를 이루는 것을 알 수 있다.

제 13a 도는 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4의 상태에 의하여 신호 A, B, C, D를 생성하는 회로이다.

제 9 도와 같이 신호 Φ3은 신호 Φ1의 역상(逆相), 신호 Φ4는 신호 Φ2의 역상이므로 제 13a 도에 도시하는 회로의 입력은 신호 Φ1, Φ2, 반전 신호 Φ1, 반전 신호 Φ2로 되어 있다. 신호,의 상태의 4개의 조합에 의하여 기본 클럭 신호의 모든 상태가 결정된다. 이 회로는 실제로는 출력 Xi가 신호 A, B, C, D에 따라서 4개 존재한다.

신호 X1-X4가 되는 액세스의 선두 어드레스로부터 결정되는 선택 신호 α, β, γ, δ와 출력 Xi가 되는 신호 A, B, C, D의 관계를 도시한 것이 제 13b 도이다. 예를들면 출력 Xi=A에서는 Xi=α, X2=β, X3=γ, X4=δ로 한 회로가 대응한다. 선두 어드레스의 상태에서 β가 "H"이고, α, γ, δ가 "L"이며, 또 그때의 기본 클럭 신호의 상태가 신호 Φ1은 "H", 신호 Φ2는 "L"이면 제 13b 도에 도시하는 조합과 회로 구성으로부터 신호 A만이 "H"가 되는 것을 알 수 있다.

제 14 도는 선두 어드레스의 하위의 2비트 A0c와 A1c에서 신호 α, β, γ, δ를 생성하는 회로 구성을 도시하고 있다.

제 14 도에 있어서 하위의 2비트는 제 7 도에서 시리얼하게 차례로 액세스되는 메모리 어레이, 즉 신호 ΦA, ΦB, ΦC, ΦD에 대응하고 있다. 어느 메모리 어레이로부터 시리얼 액세스가 시작되는가, 그때의 기본 클럭 신호의 상태가 어떤가에 따라서 신호 ΦA, ΦB, ΦC, ΦD와 기본 클럭 신호 Φ1, Φ2, Φ3, Φ4와의 접속의 방법이 결정되므로 선두 어드레스에 의한 제 14 도에 도시하는 선택 신호를 생성하는 회로가 필요해짐은 상기한 바와 같다.

제 14 도에 도시하는 회로는 선두 어드레스가 되는 어드레스 신호를 취입할때 제어 신호 S가 일시적으로 "H"로 되고, 어드레스의 상태에 따라서 신호 α, β, γ, δ중의 1개가 일시적으로 "H"로 된다. 이 신호에 따라서 제 13a 도의 신호 A-D중 어느 하나가 "H"로 된다. 제 13a 도에 도시하는 회로 구성에서 출력 Xi가 래치로 되고 있는 것은 신호 X1-X4에 대응하는 신호 α, β, γ, δ가 일시적으로 밖에 "H"로 되지 않기 때문에 이 기간을 지나도 신호 A-D의 상태를 유지하기 위한 것이다.

이상의 설명과 같이 기본 클럭 신호로부터 신호 ΦA, ΦB, ΦC, ΦD를 생성하면 선두 어드레스에 관계없이 내부 제어의 위상관계는 일정해진다.

다음에 시리얼 액세스를 실시하기 위하여 지정부(13)에 포함되는 카운터 회로의 구성예를 제 15 도에 도시한다.

제 15 도의 카운터는 반가산 회로(21)와 래치 회로(22)로 구성되어 있고, 그밖에 카운터에 선두 어드레스를 세트하기 위한 제어 회로(23)와 제 7 도에 도시한 컬럼 디코더(5)에의 입력이 되는 신호 CNT2를 위한 래치 회로(24)로 구성되어 있다. 반가산 회로(21), 래치 회로(22,24)는 열 어드레스를 구성하는 비트의 수만큼 존재한다.

반가산 회로(21)의 출력을 비트로서 가지는 어드레스가 입력 어드레스(IAis를 비트로서 가지는 어드레스)에 +1한 것으로 되어 있는 것은 최하위 비트 i=0의 캐리 입력 T_-1이 V_DD로 되어 있고, "H"인 것에서 명백하다. 이 +1된 출력을 적당한 시기에 래치하여 출력하는 것이 래치 회로(22) 및 제어 회로(23)이다.

래치 회로 (22)는 신호 D가 상승했을때에 반가산 회로(21)의 출력을 신호 CNT1의 어드레스 비트인 IAis로서 출력하고 다음에 재차 신호 D가 상승되기까지 그 상태를 래치해 놓는다.

제어 회로(23)는 선두 어드레스를 카운터에 세트할때 신호 D를 래치 회로(22)에는 전달하지 않고, 열 어드레스를 신호 CNT1으로서 래치 회로(22)로부터 출력하도록 하는 제어 회로이다.

래치 회로(24)는 신호 CNT2의 어드레스 비트 IAis를 지연해서 신호 ΦB의 상승으로부터 신호 CNT2의 어드레스 비트로서 출력하고, 다음에 재차 신호 ΦB가 상승할 때까지 래치해 놓는 것이다. 이와 같은 회로 구성에 의하여 제 9 도에 도시하는 신호 CNT1, CNT2가 얻어질 수 있다.

이상과 같은 제어방식 및 구성을 갖는 기억 장치에 의하면 고속모드에서의 사용에 있어서 크리티컬한 타이밍을 필요로 하는 많은 제어 신호를 사용하지 않고 액세스할 수 있는 것이 고속 시리얼 클럭 신호 CLK로 전부를 제어할 수 있다는 것으로부터 명백하고 제어가 용이해진다.

또, 내부의 동작은 몇몇의 클럭 신호로서의 인터리브로 실시되기 때문에 고속 액세스 사이클의 수배의 주기로 내부의 동작을 실행시키면 되고, 고속화에 대응하는 특별한 회로 기술이 필요하지 않는 것도 명백하다.

또 액세스에서의 내부의 회로 부분 동작의 위상이 액세스의 선두 어드레스에 의하지 않고 일정해지도록 한 것으로 선두 어드레스에 대한 어떠한 제한도 없게된 것도 명백하다.

지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 이것에 한정되는 것이 아니다. 또, 특허청구의 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것이며 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하기 위한 의도로 병기한 것은 아니다.

이상의 설명과 같이 본 발명에 따르면 기본 클럭 신호에 있어서의 특정된 사이클로부터의 사이클 수에 따라서 내부 동작을 제어하도록 했기 때문에 제어가 용이하고 고속의 액세스 동작을 가능케 한 반도체 기억장치를 제공할 수 있다.

Claims (7)

1. 다이나믹형의 메모리셀이 행렬상으로 배열되어서 구성되는 기억셀군(2)과 ; 상기 기억셀군의 메모리셀 중에서 연속되는 어드레스가 레이아웃된 메모리셀을 차례로 지정하여 액세스 가능 상태로 하는 지정수단(3)과 ; 상기 지정 수단에 의해 지정된 연속하는 메모리셀에 대한 독출 또는 기록 동작을 외부에서 주어지는 독출/기록 신호에 따라 실시하는 데이타 입출력 수단(4)과 ; 외부로부터 연속적으로 부여되는 기본 클럭 신호의 사이클 수를 카운트하는 계수 수단(5)과 ; 적어도 1 이상의 지정 신호를 외부로부터 받아, 각각의 지정 신호마다 그 지정 신호에 의해 기본 클럭 신호의 특정 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정 사이클로부터 상기 계수 수단에 의하여 카운트된 사이클 수에 따라서 상기 지정 수단의 지정 동작 및 상기 데이타 입출력 수단의 독출/기록 동작을 제어하고, 기본 클럭 신호의 사이클수에 따라서 액세스 동작을 제어하는 제어수단(6)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
2. 제 1 항에 있어서, 기본 클럭 신호의 특정 사이클에서 소정의 사이클 수 후에 최초로 액세스되는 메모리셀의 어드레스 및 액세스의 내용을 확정하는 것을 특징으로 하는 반도체 기억 장치.
3. 제 1 항에 있어서, 제 1의 지정 신호에 의하여 기본 클럭 신호의 특정 사이클로부터 소정의 사이클수 후에 행 어드레스를 확정하고 제 2의 지정 신호에 의하여 기본 클럭 신호의 특정 사이클로부터 소정의 사이클 수 후에 열 어드레스 및 액세스의 내용을 확정하는 것을 특징으로 하는 반도체 기억 장치.
4. 다이나믹형의 메모리셀이 행렬상으로 배열되고, 복수의 셀 블록으로 구성되는 기억셀군(11)과 ; 외부로 부터 연속적으로 부여되는 기본 클럭 신호와 어드레스 신호에 따라서 상기 복수의 셀 블록을 차례로 인터리브하여 선택 활성화하는 선택 수단(12)과 ; 어드레스 신호와 상기 선택 수단이 셀 블록을 선택 활성화하는 신호에 따라서 차례로 선택 활성화되는 각각의 셀 블록의 연속된 메모리셀을 지정하여 액세스 상태로 하는 지정 수단(13)과 ; 상기 지정 수단에 의하여 지정된 연속되는 메모리셀에 대한 독출 또는 기록 동작을 외부로부터 부여되는 독출/기록 신호에 따라서 실시하는 데이타 입출력 수단(4)과 ; 상기 기본 클럭 신호의 사이클 수를 카운트하는 계수 수단(5)과 ; 적어도 1 이상의 지정 신호를 외부로부터 받아서 각각의 지정 신호마다 지정 신호에 의해 기본 클럭 신호의 특정 사이클을 지정하여 상기 계수 수단에 카운트의 개시를 지령하고, 지정된 특정 사이클로부터 상기 계수 수단에 의하여 카운트된 사이클 수에 따라서 상기 선택 수단의 선택 활성화 동작 및 상기 지정 수단의 지정 동작과 상기 데이타 입출력 수단의 독출/기록 동작을 제어하고, 기본 클럭 신호의 사이클 수에 따라서 액세스 동작을 제어하는 제어 수단(14)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
5. 제 4 항에 있어서, n(2)개의 상기 셀 블록에서 차례로 데이타를 독출하는 경우에는 i번째의 셀 블록의 액세스를 개시하는 기본 클럭 신호의 사이클로부터 m(자연수) 사이클 전에 액세스 개시된(i-m)(모듈러 n) 번째의 셀 블록으로부터 데이타를 독출하는 것을 특징으로 하는 반도체 기억 장치.
6. 제 4 항에 있어서, 상기 기억셀군은 n개의 작은 셀 블록으로 분할되어 a개의 작은 셀 블록으로 구성되는 N개의 큰 셀 블록으로 구성되고, 각각의 큰 셀 블록은 공통의 열 디코더 계열에 대응하고, 1개의 열 디코더는 기본 클럭 신호의 n 사이클마다 구동 활성화되어서 a개의 작은 블록의 메모리셀을 차례로 지정하고, 각각 N개의 열 디코더 계열은 각각 최소한 기본 클럭 신호의 2a 사이클 동안 메모리셀의 지정 상태를 유지하는 것을 특징으로 하는 반도체 기억 장치.
7. 제 4 항에 있어서, 상기 선택 수단은 기본 클럭 신호로부터 위상만이 다른 복수의 내부 기본 클럭 신호를 생성하고, 생성한 내부 기본 클럭 신호와 액세스하는 최초의 셀 블록을 지정하는 어드레스 신호의 일부로부터 액세스 개시시의 각각의 내부 기본 클럭 신호의 상태에 관계없이 복수의 셀 블록을 소정의 순서로 차례로 인버리브하여 선택 활성화하는 것을 특징으로 하는 반도체 기억 장치.