JPS63282996A - ブロックアクセスメモリのワ−ド線駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリアレイが複数のブロックに分割され、
ブロック単位でアクセスされるブロックアクセスメモリ
のワード線駆動方法に関する。

［従来の技術］ 従来、大容量ＭＯ８ＲＡＭ　（ＭＯＳ　トランジスタか
らなるランダム拳アクセス・メモリ）は、その高集積化
に伴ないデータ入出カレート（速度）の向上が図られて
いる。このデータ入出カレートの向上の方法として主に
以下の２種類がある。

（１）　　ＭＯＳ　　ＲＡＭを多ビツト構成にしてデー
タの入出カレートを増大させる。この場合チップ内部の
並列動作部分の面積増大およびパッケージの端子数増大
によりチップレベルおよび実装レベルの双方で集積度を
損う欠点がある。

（２）　データ入出力部にそれぞれシフトレジスタを設
け、多ビットをシリアルに高速入出力する。この場合は
、シフトレジスタの配置によるチップ面積の増大を除け
ば上述の（１）に示される欠点はない。

上述の（２）の場合における方法の長所をさらに生かす
手段として、 （２′）制御信号を１つの端子からシリアルに入力し、
またアドレス入力およびデータ入出力を１つの端子でシ
リアルに行なうことによりパッケージの端子数を低減す
ることが提案されている。

上述の（２）および（２′）の方法を組合わせると、実
装密度を著しく向上させかつデータ入出力を高速に行な
うことが可能となる。

第４図は上述のアドレス入力およびデータ入出力が１つ
の端子を介してシリアルに行なわれる半導体記憶装置の
概略構成を示す図である。第３図において、外部端子（
外部回路に接続される端子）として、データ入出力端子
１と、クロック入力端子２と、電源電圧ＶＣＣが供給さ
れる電源端子３と、接地電位ＶＳＳに接続さる接地端子
４とが設けられる。データ入出力端子１は、装置内部に
設けられたメモリセルへの書込データ入力、メモリセル
からの読出データ出力、行アドレス入力および動作モー
ドを指定するコントロールを受ける。クロック入力端子
２は、装置内部の動作タイミングを与えるためのクロッ
ク信号ＣＬＫを受ける。

情報を記憶するメモリセルアレイは、複数個のブロック
（第３図では４つのブロック）ブロックＢｉ、Ｂ２．Ｂ
３およびＢ４に分割される。各ブロックＢ１〜Ｂ４には
、行および列状に配列されて各々が情報を記憶する複数
個のメモリセルＭＣと、複数個のメモリセルＭＣの１行
を選択するための複数のワード線ＷＬと、複数個のメモ
リセルＭＣの１列が接続される複数のビット線ＢＬとが
設けられる。但し第３図においては図面を簡単化するた
めに、１本のワード線ＷＬおよび１本のビット線ＢＬの
みが示される。また図ではビット線が２不承されている
が、これはビット線が折返しビット線構成を有し、互い
に相補なビット線対からなることを示している。

各メモリブロックＢ１〜Ｂ４の各々に対応して、選択さ
れたメモリセルがをする情報に応じて現われたビット線
上の電位を検知、増幅するセンスアンプＳＡＩ、ＳＡ２
．ＳＡ３およびＳＡ４が設けられる。

また外部から与えられるアドレス信号に応答して１本の
ワード線を選択するために、ブロックＢ１、Ｂ２に対し
て行デコーダＲＤＩが設けられ、かつブロックＢ３．ブ
ロックＢ４に対しては行デコーダＲＤ２が設けられる。

データ入出力を行なうために、ブロックＢ１〜Ｂ４のう
ちの１つを選択するためのブロックセレクタと、ブロッ
クセレクタにより選択されたブロックとデータの授受を
行なうためのＩ１０シフトレジスタが設けられる。第４
図ではブロックセレクタとＩ１０シフトレジスタが１つ
の構成５として示される。

データ入出力経路として、外部アドレスにより選択され
たメモリセルが有する情報をブロックセレクタ＋Ｉ１０
シフトレジスタ５を介して受けてシリアル／パラレル変
換回路１０へ伝達するデータ出力バッファ６と、データ
入出力端子１から与えられたシリアルデータをシリアル
／パラレル変換回路１０を介してシリアルに受け、ブロ
ックセレクタ＋Ｉ１０シフトレジスタ５へ伝達するデー
タ人力バッファ７と、データ入出力端子１を介して与え
られるコントロールをシリアル／パラレル変換回路１０
を介して受けて、ブロック選択信号、センスアンプ活性
化信号、データ出力バッファ活性化信号、データ人力バ
ッファ活性化信号、行デコーダ活性化信号および行アド
レスバツフア活性化信号を与える制御信号発生回路８と
、データ入出力端子１を介して与えられる行アドレスを
シリアル／パラレル変換回路１０を介してパラレルに受
けて、行デコーダＲＤＩ、ＲＤ２へ伝達する行アドレス
バッファ９と、クロック入力端子２を介して与えられる
クロック信号ＣＬＫに応答して動作しデータ入出力端子
１から与えられる信号をシリアルに受けて、データ人カ
バッファ７．制御信号発生回路８および行アドレスバッ
ファ９へ与えるとともに、データ出力バッファ６からの
読出データを出力データとしてデータ入出力端子１へ伝
達するシリアル／パラレル変換回路１０とが設けられる
。

ここで第４図においては一例として各ブロックＢ１〜Ｂ
４がそれぞれ２５６行Ｘ１０２４列の２５６にビットの
容量を有する場合が示されている。

次に動作について簡単に説明する。データ入出力端子１
を介して与えられる外部行アドレスがシリアル／パラレ
ル変換回路１０を介して行アドレスバッファ９へ与えら
れ、制御信号発生回路８の制御のもとに行デコーダＲＤ
Ｉ、ＲＤ２へ与えられる。行デコーダＲＤＩ、ＲＤ２は
与えられた行アドレスに応答して行デコーダＲＤＩ、Ｒ
Ｄ２に含まれる単位行デコーダが選択され、その選択さ
れた単位行デコーダに接続されるワード線が活性化され
、選択ワード線電位が立ち上がる。これにより選択ワー
ド線に接続されるメモリセル群（１行分）が有する蓄積
データがそれぞれビット線上に信号電位となって現われ
る。このビット線上に現われた信号電位は、制御信号発
生回路８からの制御信号に応答して活性化されたセンス
アンプにより検知・増幅され、選択されたワード線に接
続されるメモリセルの有する情報“１”、　０”に応じ
た電位が確定する。ここでメモリセルは１トランジスタ
・１キヤパシタから構成されており、また、センスアン
プＳＡＩ〜ＳＡ４はデータラッチの役割を有しかつメモ
リセルデータのリフレッシュ動作をも行なう。データを
読出す場合には、センスアンプＳＡＩ〜ＳＡ４で検知・
増幅された続出データがそれぞれ各ブロックに対応して
設けられたシフトレジスタへ伝送されてラッチされる。

次に制御信号発生回路８から発生されるブロックセレク
ト信号に応答して１つのブロックが選択され、そのブロ
ックに対応するシフトレジスタが活性化され、この活性
化されたシフトレジスタのシフト動作に従ってそのシフ
トレジスタにラッチされたデータがシリアルに読出され
データ出力バッファ６、シリアル／パラレル変換回路１
０を介してデータ入出力端子１を介して出力データとし
てシリアルに出力される。またデータ書込時には、逆に
データ入出力端子１を介して与えられるシリアルデータ
がシリアル／パラレル変換回路１０を介してデータ人力
バッファ７へ与えられ、ブロック選択信号により選択さ
れたブロックに対応して設けられたシフトレジスタへ伝
達されそこでラッチされる。次にこのシフトレジスタか
らラッチ情報がセンスアンプを介してビット線上に与え
られ、それぞれ対応するメモリセルへ書込まれる。

第５図は第４図に示されるブロックアクセスメモリの動
作タイミングを示す波形図である。ここで第５図におい
てはある１サイクル分の動作タイミングが示される。こ
こで１サイクルはリセット動作からリセット動作までの
期間であり、このリセット動作は“クロックＣＬＫ入力
か立ち上がったときにデータ入出力端子１が“Ｌ”レベ
ルにある“ことにより行なわれる。リセット動作が行な
われると、メモリセルアレイ、シフトレジスタおよびシ
リアル／パラレル変換回路１０がリセット（初期設定）
される。リセット動作後、クロックＣＬＫの立ち上がり
時にデータ入出力端子１の信号レベルを“Ｈ”レベルに
する限り、ある１つの動作サイクルが継続して行なわれ
、クロックＣＬＫの立ち下がり時に、コントロール入力
、行アドレス入力、データ入力、またはデータ出力が、
データ入出力端子１を介して行なわれる。

第６図は各動作サイクルの動作を指定するコントロール
と動作モードとの関係を表にした図である。

各サイクルの最初に与えられる３ビツト入力（Ｃｏ、Ｃ
Ｉ、Ｃ２）はコントロール入力であり、これにより続い
て行なわれるサイクルの基本動作を指定する。基本動作
は第６図に示すように、■　行アドレスセット：３ビツ
トコントロール入力サイクルに続いて、コントロールが
指定する動作サイクルが行なわれる行アドレスを入力す
るサイクル ■　リード／リフレッシュ：メモリセルデータのセンス
アンプによる検知、増幅サイクル■　ライト：シフトレ
ジスタからセンスアンプおよびビット線を介してのメモ
リセルへの書込サイクル ■　シリアル人カニデータ入出力端子１を介して与えら
れる外部入力データのシフトレジスタへのセット ■　シリアル出カニシフトレジスタの有する情報をシリ
アルにデータ入出力端子１へ出力するサイクル として規定される。したがって、３ビツトのコントロー
ルＣＯ，ＣＩ、Ｃ２の値の組合わせにより上述の５つの
動作サイクルのうちの１つが選択される。この３ビツト
のコントロールに続く４ビツト目以降のデータ入出力端
子１に現われるデータは、指定された各サイクルに応じ
て、次のようになる。

■　行アドレスセットの場合二行アドレスのシリアル入
力。メモリセルアレイが１Ｍビットの容量を有し、ワー
ド線が１０２４本（−２１０本）である場合には、この
行アドレスとして１０ビツト＝　１２− 必要であり、１０クロツクが必要とされる。

■および■のリード／リフレッシュおよびライトサイク
ルの場合：コントロール入力サイクルのみであり、デー
タ入出力は関係なし。

■　シリアル入力の場合：シフトレジスタへシリアルに
データ入出力端子１へ与えられる入力データをセットす
る。シフトレジスタヘセットするために必要な数だけビ
ット数が必要であり、応じて必要なりロック数が必要と
される。たとえば第４図に示されるような構成の場合、
すなわち各ブロックが２５６行Ｘ１０２４列の場合、セ
ンスアンプは１０２４個それぞれのブロックに対応して
設けられているため、シフトレジスタも１０２４ビツト
を記憶する必要があり、１０２４クロツクが必要とされ
る。

■のシリアル出力の場合：シフトレジスタにラッチされ
たデータが順次シリアルにデータ出力バッファ、シリア
ル／パラレル変換回路１０を介してデータ入出力端子１
へ第１ビツトから順番に出力される。したがって第４図
に示されるような場合、選択された１行分のデータ（１
０２４ビツト）を読出すためには、上述の■の場合と同
様に１０２４クロツク必要とされる。

［発明が解決しようとする問題点］ 上述のように、動作サイクル■〜■からなる５種類の動
作サイクルを組合わせることにより実際のメモリ動作が
行なわれるが、上述のような構成のブロックアクセスメ
モリにおいては以下のような問題が生じる。

上述の従来のブロックアクセスメモリにおいては、メモ
リ動作は基本的にメモリセルの１行分（ブロック単位）
を単位として行なわれ（第４図に示す従来のブロックア
クセスメモリにおいては、１０２４ビツトシリアル入出
力）、選択された１本のワード線に対して１０２４個の
センスアンプが一斉に活性化されることになり、ビット
線の充放電に伴ない非常に大きなピーク電流が流れる。

この大きなピーク電流は基板電位の変動などを通してノ
イズの原因となり誤動作に至らせる。

上述の大きなピーク電流による誤動作を避ける方法とし
て、行デコーダの数を増やし、ワード線を分割してワー
ド線１本に対応して活性化されるセンスアンプの数を減
らすという方法がある。しかしこの方法はチップ面積の
増大を招くため、特に大容量化に向かう場合には得策で
はないしまたシリアルにデータを人出力する場合に要す
る時間がかかるため、シリアルアクセスには適さないと
いう問題点がある。

以上のように、従来のブロックアクセスメモリにおいて
は選択された１本のワード線につながるメモリセルの有
する情報を一度に読出または書込むために１行分のビッ
ト線に対応して設けられたセンスアンプが同時に活性化
させるため、ビット線の充放電によるピーク電流が大き
いという問題点があった。

それゆえこの発明の目的は上述のような従来のブロック
アクセスメモリの有する問題点を除去し、チップ面積の
増加を抑えかつピーク電流を減らすことのできるブロッ
クアクセスメモリのワード線駆動方法を提供することで
ある。

［問題点を解決するための手段］ この発明に係るブロックアクセスメモリのワード線駆動
方法は、メモリアレイブロックに含まれるワード線をさ
らに分割するように複数のサブブロックに分割し、各サ
ブブロックにおいて外部アドレスにより選択されたワー
ド線を活性化するタイミングを相異ならせ、応じて各サ
ブブロックにおけるセンスアンプ活性化のタイミングを
相異ならせるようにしたものである。

［作用］ この発明におけるブロックアクセスメモリのワード線駆
動方法においては、ワード線をさらに分割してサブブロ
ックに分割し、各サブプロ・ツクにおける選択ワード線
の活性化のタイミングを相異ならせるように構成してい
るので、各サブブロックにおけるワード線に対応して活
性化されるセンスアンプの数も減るので、ビット線充放
電に伴なうピーク電流を抑えることが可能となる。

［発明の実施例コ 第１図はこの発明の一実施例であるプロツクア−１６＝ クセスメモリのワード線駆動方法を示すためのブロック
アクセスメモリの概略構成を示す図である。

第１Ａ図において、第４図の従来のブロックアクセスメ
モリと異なりメモリブロックＢ１〜Ｂ４の各々がさらに
１本のワード線を分割するように４つのサブブロックＢ
ｌｌ〜Ｂ１４．８２１〜Ｂ２４、Ｂ３１〜Ｂ３４、およ
びＢ４１〜Ｂ４４に分割されている。ここで第１図にお
いて、１つのサブブロックが６４にビットの容量を有し
２５６行×２５６列の構成を有する場合が一例として示
される。各サブブロックに対応してセンスアンプＳＡ１
〜ＳＡ４の各々もそれぞれサブブロックに対応するよう
に分割される。すなわちセンスアンプＳＡＩが４つのセ
ンスアンプ群５Ａ１１，５ＡＩ２．５Ａ１３および５Ａ
１４に分割される。またセンスアンプ群Ｓ　Ａ　、２は
センスアンプ群５Ａ２１゜５Ａ２２，５Ａ２３および５
Ａ２４に分割される。

またセンスアンプ群ＳＡ３はセンスアンプ群５Ａ３１．
５Ａ３２，５Ａ３３および５Ａ３４に分割される。セン
スアンプ群ＳＡ４はセンスアンプ群８Ａ４１，５Ａ４２
，５Ａ４３および５Ａ４４に分割される。

ブロックセレクタ＋Ｉ１０シフトレジスタ５の構成につ
いて種々の構成が考えられる。すなわち、シフトレジス
タを各サブブロックのセンスアンプに対応して分割して
設け、ブロックセレクタにより順次サブブロック対応の
シフトレジスタを活性化する構成としてもよい。このと
きシフトレジスタからの／への入出力データは各サブブ
ロックからの出力データまたは各サブブロックへの入力
データがシリアルに連続して読出または書込されるよう
にデータ人出力線であるＩ１０バス（図示せず）と各シ
フトレジスタとの間のスイッチングトランジスタ（図示
せず）の動作タイミングを制御すればよい。またこの構
成に代えて、シフトレジスタはブロック単位にのみ従来
と同様に分割しておき、サブブロックのセンスアンプの
活性化タイミングを代えるだけで１度に同時にブロック
単位でセンスアンプとシフトレジスタの間でデータの授
受を行なうように構成してもよい。

他の構成は第４図に示される従来のブロックアクセスメ
モリと同様の構成である。

第２図は１つのブロックに含まれるサブブロック（図で
はサブブロックＢ４）の１本のワード線の駆動部の構成
を示す図である。第２図に示されるように、１本のワー
ド線ＷＬがサブブロックに分割され、ワード線ＷＬＩ、
ＷＬ２．ＷＬ３およびＷＬ４に分割される。行デコーダ
ＲＤとワード線ＷＬ１との間には行デコーダＲＤ出力と
ワード線活性化駆動信号φ１とを受けて選択されたワー
ド線を活性化するワードドライバＷＤが設けられる。サ
ブブロックＢ４１のワード線ＷＬＩとサブブロックＢ４
２のワード線ＷＬ２との間にはワードドライバＷＤ出力
をその一方入力に受けその他方入力にワード線駆動信号
φ１よりも予め定められた時間遅れて発生されるワード
線駆動信号φ２を受けるＡＮＤゲートＡ１が設けられる
。サブブロックＢ４２のワード線ＷＬ２とサブブロック
Ｂ４３のワード線ＷＬ３との間には、ＡＮＤゲートＡ１
出力をその一方入力に受け、その他方入力にワード線駆
動信号φ２よりも予め定められた時間遅れて発生される
ワード線駆動信号φ３が与え受けるＡＮＤゲートＡ２が
設けられる。サブブロックＢ４３のワード線ＷＬ３とサ
ブブロックＢ４４のワード線ＷＬ４との間にはＡＮＤゲ
ートＡ２出力をその一方入力に受けその他方入力にワー
ド線駆動信号φ３よりも予め定められた時間遅延して発
生されるワード線駆動信号φ４を受けるＡＮＤゲートＡ
３が設けられる。

すなわちこの構成においては、行デコーダＲＤ出力によ
り１本のワード線が選択される場合、ワード線駆動信号
φ１に応答してワードドライバＷＤによりワード線ＷＬ
Ｉが活性化され、次にワード線ＷＬＩが活性状態となり
かつワード線駆動信号φ２が活性化されたことに応答し
てワード線ＷＬ２が活性化される。このようにして順次
サブブロック８４３のワード線ＷＬ３、サブブロックＢ
４４のワード線ＷＬ４が活性化される。

ここで第２図においてはサブブロック８４１〜Ｂ４４の
１本のワード線のみの構成が示されるが、−２〇　− この構成は他のブロックＢ１〜Ｂ３においても同様の構
成を有し、各ワード線に対応してＡＮＤゲートＡ１〜Ａ
３が設けられる。

また図示しないが、各サブブロックに対応して設けられ
るセンスアンプ５Ａ４１〜５Ａ４４も同様にして制御信
号発生回路８からのセ〉・スアンプ活性化信号に応答し
て、上述のワード線駆動信号φ２．φ３．φ４と同程度
の遅延時間を有して順次釜サブブロックのセンスアンプ
が活性化されるようなタイミングで活性化される。

第３図はこの発明によるワード線駆動方法を用いたブロ
ックアクセスメモリのデータ読出時の動作を示す波形図
である。

以下、第１図ないし第３図を参照してブロックＢ４から
データを読出す場合の動作について説明する。

まず従来と同様にして、行アドレスセットを指定するコ
ントロールに続゛いてデータ入出力端子１を介してシリ
アルに与えられた外部行アドレスがシリアル／パラレル
変換回路１０を介して同時に行アドレスバッファ９へ与
えられる。行アドレスバッファ９は与えられた外部行ア
ドレスに対応して１組の内部行アドレス（たとえば相補
なアドレス信号対）を発生し行デコーダＲＤＩ、ＲＤ２
に与える。これにより行デコーダＲＤＩ、ＲＤ２に含ま
れる１０２４個の単位行データ（１つのブロックが２５
６行から構成さている場合２５６Ｘ４−１０２４）のう
ちの１個が選択され活性化される。この選択された単位
行デコーダ出力と予め定められたタイミングで発生され
るワード線駆動信号φ１とに応答してワードドライバＷ
Ｄの出力によりサブブロックＢ４１のワード線ＷＬＩが
活性化されワード線ＷＬＩ上の電位が立ち上がる。この
ワード線ＷＬＩに接続されるメモリセルのデータがビッ
ト線上に読出され確定すると次に制御信号発生回路８の
制御のもとにサブブロックＢ４１に接続されるセンスア
ンプ５Ａ４１が活性化され、選択されたワード線ＷＬ１
に接続されたメモリセルの有する情報に応じて各ビット
線上の電位が高レベルまたは低レベルに確定する。次に
、サブブロックＢ４１のセンスアンプＳＡ４１が活性化
された後、ワード線駆動信号φ１に対して予め定められ
た一定の時間の遅れを有してワード線駆動信号φ２が発
生され高レベルとなる。このとき、ワード線ＷＬ１かワ
ードドライバＷＤ出カにより高レベルにあるためＡＮＤ
ゲートＡ１によりワード線ＷＬ２が立ち上がって高レベ
ルとなる。ワード線ＷＬ２の立ち上がりによりこのワー
ド線ＷＬ２に接続されるメモリセルの有する情報がビッ
ト線上に伝達されビット線上の電位が確定すると次に、
センスアンプ５Ａ４１のセンスアンプ活性化信号より予
め定められた遅延時間を有してサブブロックＢ４２のセ
ンスアンプ５Ａ４２が活性化され、サブブロックＢ４２
に含まれるビット線上の電位が高レベルまたは低レベル
に確定する。次に同様にしてワード線駆動信号φ３が高
レベルに立ち上がり、ワード線ＷＬ３かＡＮＤゲートＡ
２の働きにより活性化され高レベルとなりサブブロック
Ｂ４３におけるビット線上の電位が高レベルまたは低レ
ベルにそれぞれ確定する。次にワード線駆動信号φ４が
予め定められた遅延時間を有して発生されて立ち上がり
、ＡＮＤゲートＡ３の働きによりワード線ＷＬ４が立ち
上がりそのワード線ＷＬ４に接続されるメモリセルの有
する情報がビット線上に読出され、次にセンスアンプ５
Ａ４４が活性化されそのワード線上における電位か高レ
ベルまたは低レベルに確定する。各サブブロックで確定
した情報は各サブブロック毎に設けられたシフトレジス
タに転送され、ブロックセレクタの機能により各シフト
レジスタからシリアルに第１ビツトから順次データ出力
バッファ９へ転送される。

各シフトレジスタへのデータ転送タイミングは各サブブ
ロック毎に異なってもよいし、全て同一でもよい。第３
図では、データ転送タイミングが互いに異なり、前段の
シフトレジスタからデータがシリアルに読出されている
間に次段のサブブロックが活性化される状態が示される
。

ここで、第３図の波形図では、ワード線ＷＬＩが立下が
ってもワード線ＷＬ２・・・が立上がった状態が示され
ているが、これは、ＡＮＤゲートＡ１、＝　２４− Ａ２、Ａ３に直接ワードドライバＷＤ出力を与え、ワー
ド線ＷＬ１〜ＷＬ４立上がり時間をクロックφ１〜φ４
により制御することにより実現される。

上述のように、選択されたブロックにおいて、その選択
ブロックに含まれる各サブブロックは一定時間ずつ遅れ
をもってワード線が立ち上がりかつセンス動作が行なわ
れるため、このセンス動作に伴なうビット線の充放電電
流が分散されることになりピーク電流を抑制することが
できる。

なお上述の実施例においてはメモリセルのデータを読出
す場合の動作について説明したが、これはデータ書込の
動作時においても同様のことが成り立ち、各サブブロッ
クにおけるワード線の立ち上がりのタイミングが相異な
り、応じてセンスアンプの活性化タイミングが相異なる
ため、ビット線における充放電電流が分散されることに
なり、ピーク電流を抑えることができる。

各サブブロックのワード線駆動信号φｎは、前段のサブ
ブロックに対するワード線駆動信号φ（ｎ−１）に対し
て遅延回路（予め定められた遅延時間を有する）を設け
ることにより一定の時間の後発生するようにしてもよい
。また前段のサブブロックにおけるセンス動作が完了し
たことを受けて次段のサブブロックのワード線駆動信号
を発生するように構成してもよい。このとき各サブブロ
ックに対応して設けられたセンスアンプを活性化するた
めのセンスアンプ活性化信号も同様の構成で発生するこ
とが可能である。

ここで、前段のサブブロックのセンス動作が完了したこ
とを受けて次段のサブブロックのワード線駆動信号を発
生するように構成した場合でも、シリアル動作には何ら
影響を及ぼさない。すなわちたとえば各センスアンプ（
サブブロックに対応して設けられている）に対応してシ
フトレジスタもサブブロックに分割して設け、サブブロ
ック毎にデータ転送タイミングが異なる構成の場合、最
悪前段のサブブロックにおけるセンス動作が完了し、そ
の前段のサブブロックにおけるシリアルデータ入出力が
開始され始めてから次段のサブブロックのワード線駆動
信号が発生されたとしても、−２６＝ １つのサブブロックに対し２５６ビツト（第１図の例）
のデータシリアル入出力であるため、１ビツトに対し１
０ｎＳ（ナノ秒）の時間が必要としても、約２μｓ（マ
イクロ秒）の時間的余裕があり、ワード線の立ち上がり
に要する時間、センス動作に要する時間、およびセンス
アンプを介してのシフトレジスタへの転送またはシフト
レジスタからセンスアンプを介してのデータ転送に要す
る時間等を含めてもなお十分に余裕があるため、連続し
てデータをシリアルに入出力する場合、２５７ビツト以
降のシリアル入出力に備えることが可能である。各サブ
ブロックにおけるワード線駆動信号の発生方法としては
、前段のサブブロックのワード線駆動信号から予め定め
られた遅延時間を有するように発生されればどのような
方法を用いて発生してもよい。すなわち本発明において
は、シリアルにデータを入出力するのに要する時間を利
用してその間に順次次段のサブブロックを駆動すること
によりデータの転送レートに影響を与えずピーク電流を
抑えるのが趣旨である。

また上記実施例では各サブブロックで選択されたワード
線が活性化されるタイミングが相異なる場合が示された
が、各サブブロックの選択ワード線を同時に活性化し、
各サブブロック対応のセンスアンプ活性化のタイミング
のみを相異ならせても上記実施例と同様の効果が得られ
る。

また上述の実施例において、各サブブロックにおけるワ
ード線を順次駆動するために用いられるワード線駆動信
号φｎとワード線ＷＬ（ｎ　−１）上の信号との論理積
に必要とされるＡＮＤゲートの占める面積は微々たるも
のであり、チップ面積の増加にもほとんど影響を与える
ことはない。

［発明の効果］ 以上のようにこの発明によれば、ブロックアクセスメモ
リにおいてメモリブロックをさらに複数個サブブロック
に分割し、各サブブロックのワード線の活性化タイミン
グを相異ならせ、応じて各サブブロックのセンスアンプ
の活性化タイミングを相異ならせるように構成したので
、チップ面積の増加を最小限に抑えてデータの転送レー
トに全く支障を与えずにデータシリアル入出力に適した
ワード線の駆動方法が可能となり、１回に活性化される
センスンプの数も抑制することができ、ワード線選択時
におけるピーク電流を低減することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるブロックアクセスメ
モリのワード線駆動方法が適用されるブロックアクセス
メモリの概略構成を示す図である。 第２図はこの発明の一実施例であるブロックアクセスメ
モリのワード線駆動方法における各ブロックにおけるワ
ード線の構成を示す図である。第３図はこの発明の一実
施例であるワード線駆動方法を用いたブロックアクセス
メモリのデータ読出の動作を示す波形図である。第４図
は従来のブロックアクセスメモリの概略構成を示す図で
ある。第５図は従来のブロックアクセスメモリにおける
動作タイミングを示す図である。第６図は従来のブロッ
クアクセスメモリにおいて用いられる動作モードを示す
コントロールとその設定モードとの関係を表にした図で
ある。 図において、１はデータ入出力端子、２はクロック入力
端子、３は電源端子、４は接地端子、５はブロックセレ
クタ＋Ｉ１０シフトレジスタ、６はデータ出力バッファ
、７はデータ人力バッファ、８は制御信号発生回路、９
は行アドレスバッファ、Ｂｌ、Ｂ２．Ｂ３およびＢ４は
メモリブロック、Ｂ１１〜Ｂ１４、Ｂ２ｉ〜Ｂ２４．８
３１〜Ｂ３４およびＢ４１〜Ｂ４４はメモリアレイのサ
ブブロック、ＳＡＩ、ＳＡ２．ＳＡ３およびＳＡ４はそ
れぞれブロックＢｌ、Ｂ２．Ｂ３およびＢ４に対応して
設けられるセンスアンプ、５ＡＩＩ〜５Ａ１４．５Ａ２
１〜５Ａ２４．５Ａ３１〜５Ａ３４．５Ａ４１〜５Ａ４
４は各サブブロックに対応して設けられるセンスアンプ
、ＭＣはメモリセル、ＢＬはビット線、ＷＬはワード線
である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）行および列状に配列され各々が情報を記憶する複
   数のメモリセルからなるメモリアレイと、前記複数のメ
   モリセルの１行を選択するワード線と、前記複数のメモ
   リセルの１列が接続される複数のビット線とを有し、前
   記複数のワード線の各々が分割されるように前記メモリ
   アレイが複数のブロックに分割され、前記ブロック単位
   でアクセスされるブロックアクセスメモリにおけるワー
   ド線駆動方法であって、 前記複数のブロックの各々に含まれるワード線の各々が
   さらに分割されるように前記複数のブロックの各々を複
   数のサブブロックに分割し、外部アドレスに応答して１
   本のワード線を選択して活性化する際に、各サブブロッ
   クごとに選択されたワード線が活性化されるタイミング
   を相異なるようにしたことを特徴とする、ブロックアク
   セスメモリのワード線駆動方法。
2. （２）前記サブブロックの各々に含まれるワード線は、
   前段のサブブロックにおけるワード線の活性状態と、そ
   のワード線が含まれるサブブロックを活性化する信号と
   に応答して活性化される、特許請求の範囲第１項記載の
   ブロックアクセスメモリのワード線駆動方法。
3. （３）前記ブロックアクセスメモリは、入力データおよ
   び出力データがブロック単位で共にシリアルに入力およ
   び出力される、特許請求の範囲第１項記載のブロックア
   クセスメモリのワード線駆動方法。
4. （４）前記ブロックアクセスメモリは、各サブブロック
   に対応して設けられ、ビット線上の電極を検知・増幅す
   るセンスアンプを有し、各サブブロックのセンスアンプ
   は対応するサブブロックのワード線が活性化された後に
   活性化され、それにより各サブブロックの活性化タイミ
   ングも相異なるようにされている、特許請求の範囲第１
   項記載のブロックアクセスメモリのワード線駆動方法。
5. （５）前記サブブロック活性化信号は、前段のサブブロ
   ックがアクセスされている期間中に発生される、特許請
   求の範囲第２項記載のブロックアクセスメモリのワード
   線駆動方法。