JPS593790A - ダイナミツクメモリ素子を用いた記憶装置 - Google Patents

ダイナミツクメモリ素子を用いた記憶装置

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Publication number
JPS593790A
JPS593790A JP57112676A JP11267682A JPS593790A JP S593790 A JPS593790 A JP S593790A JP 57112676 A JP57112676 A JP 57112676A JP 11267682 A JP11267682 A JP 11267682A JP S593790 A JPS593790 A JP S593790A
Authority
JP
Japan
Prior art keywords
address
memory element
column address
memory
dynamic memory
Prior art date
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Pending
Application number
JP57112676A
Other languages
English (en)
Inventor
Yasuo Takiura
滝浦　泰郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Hokushin Electric Corp
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Filing date
Publication date
Application filed by Yokogawa Hokushin Electric Corp filed Critical Yokogawa Hokushin Electric Corp
Priority to JP57112676A priority Critical patent/JPS593790A/ja
Publication of JPS593790A publication Critical patent/JPS593790A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ダイナミックメモリ素子を用いた記憶装置に
関し、特にメモリへのアクセスの高速化を図ったことを
特徴とする記憶装置に関するものである、 従来より、列アドレス（Ｒｏｗ　Ａｄｄｒｅｓｓ）と行
アドレス（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ）Ｋ　ヨッテ
７　トｖ　ｙ　シｙ　クサレルタイナミノクメモリ素子
（例えばインテル社のＤＹＮＡＭＩＣＲＡＭ　）を用い
た記憶装置が知られている。
このような装置において高速にメモリをアクセス−する
場合、従来はメモリを複数バンクに分けて１その各々に
偶数番地と奇数番地を割υ付け、メモリへのアクセスが
一般に連続的つまり偶数番地と奇数番地が交互にアクセ
スされる点を利用したインタリープ（ｉｎｔｅｒｌｅａ
ｖｅ）方式を採ることによって、メモリ素子のサイクル
タイムの最高２倍の実効速度を得ている。
しかしながら、一般にメモリへのアクセスは連続的とは
限らず、同一番地や゛偶数番地又は奇数番地のみへのア
クセスが行なわれることもあり、このような場合にはメ
モリ素慴ヘーイクルタイ・と同一の速度しか得られず、
高速アクセスが実現できないという欠点があった。
本発明は、このような欠点を解消するもので、その目的
とするところは、ある番地範囲内であれば番地に関係な
く常に高速にアクセスすることのできるダイナミックメ
モリ素子を用いた記憶装置を提供することにおる。
本発明は、ダイナミックメモリ素子の機能の一つである
ページモードサイクルを利用し、列アドレスを監視して
いて変化がないときはページモードサイクルに移してメ
モリをアクセスするようＫしたことを特徴とするもので
ある。
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係る記憶装置の一実施例を示す構成図である。同
図において、１は列アドレスをラッチする第１のラッチ
（Ｌａｔｃｈ）、２は行アドレスをラッチする第２のラ
ッチである。３は比較器で、ラッチ１０入力と出力のア
ドレスデータを比較し、一致しているときは一致信号を
発生するようになっている。４は切換器で、ラッチ１及
び２の出力アドレスを受けていずれか一方を選択して出
力することができるもので、その選択信号はコントロナ
ミツクメモリ素子６にアドレスをラッチさせる選択信号
）を発生するものである。ダイナミックメモリ素子６は
第２図のように構成されたものである。すなわち、ＲＡ
Ｓが与えられると第１のクロック発生器１２が付勢され
、ＥＮＡＢＬＥ信号が発生する。
これにより、アドレスバス１３に乗った列アドレスがラ
ッチ１１にラッチされ、更にデコーダ１４でデコードさ
れてストレージアレイ１５に導かれ、多数の列の中の１
つを選ぶ。次に、ＣＡＳが与えられると、第２のクロッ
ク発生Ｈ１７が付勢され、その出力によりランチ１６及
びデコーダ１８をアクティブ状態にする。これによりア
ドレスバス１３に乗った行アドレスはラッチＩＪＣラッ
チされ、更にデコード１８でデコーダされ、多数のセン
スアンプでなるセンスアンプ群１８の中の当該アドレス
に対応したアンプを付勢し、ストレージアレイ１５の多
数の行の中の１つの行を選ぶ。列アドレスと行アドレス
で指定され九番地のメモリの内容はセンスアンプ１９を
介して紙出され、ラッチ２０を介して出力することがで
きる。メモリにデータを書込む場合も同様なアドレッシ
ング方式によシアレイ１５の中の１つの番地を特定して
、センスアンプ１９を通してデータを書込むことができ
るようになっている。
上述した如き構成における動作を次に説明する。
列アドレス及び行アドレスをラッチ１及び２にラッチす
る。切換器４はコントローラ５の制御により初めはラッ
チ１の出力（列アドレス）を選択し、次にはラッチ２の
出力（行アドレス）を選択する。
コントローラ５は、切換器４が列アドレスを選択してい
るときにはＲＡＳ信号を発生し、行アドレスを選択して
いるときにはＣＡＳ信号を発生する。その結果、メモリ
素子６には列アドレス指定と行アドレス指定とが順次に
行なわれる。７ この場合、メモリへのアクセスを行なう際に与えられる
新たな列アドレスが前回の列アドレス（ラッチ１の出力
）と同じであれば、比較器５より一致信号が得られ、こ
の信号によりコントローラ５はページモードの状態に変
り、メモリ素子に対して新たな行アトゝレスの指定だけ
でアドレスを確定することができることとなる。従って
、列アドレス指定のために要する処理は不要となり、通
常の場合より高速にアクセスすることができる。
例えば、メモリ素子として６４Ｋｂｉｔのダイナミック
ＲＡＭを使用した時は、列と行はそれぞれ８　ｂｉｔの
アドレスで指定できるから、各列に対して２５６個のア
ドレス（行）を高速にアクセスすることができる。
また、本発明はインタリープ方式と組合せて使用するこ
とを妨げない１、例えば、６４ＫｂｉｔダイナミックＲ
ＡＭを使用し、２ウエイ・インクリーブ（例えば奇偶ア
ドレスによるインターリーブ）を組合せた場合には、連
続する５１２個のアドレスを高速にアクセスすることが
できる。
以上説明したように、本発明によ゛れば、同一列アドレ
スであれば行アドレスに関係なく常に高速にアクセスす
るととのできる記憶装置を実現することができる。
またタイミイグ関係を選ぶことによりラッチ１゜２は単
なるバッファ素子でもよい。
【図面の簡単な説明】
第１図は本発明に係る記憶装置の一実施例を示す構成図
、第２図はダイナミックメモリ素子の実施例図である。 １．２・・・ラッチ、３・・・比較器、４・・・切換器
、５°゛。 コントローラ、６・・・ダイナミックメモリ素子。 第　ｌ　　１４ 翁　２　矧

Claims (1)

    【特許請求の範囲】
  1. 列アドレス指定と行アドレス指定によりアドレスが確定
    されるように構成されたダイナミックメモリ素子を用い
    た記憶装置において、新たに与えられる列アドレスと前
    回の列アドレスとを比較し同一のときは一致信号を発生
    する手段と、列アドレスと行アドレスを択一的に選択す
    ると共にその選択に関連してダイナミックメモリ素子が
    アドレスを取込むために必要なストローブ（ＲＡＳ、　
    ＣＡＳ）を送出する手段を具備し、列アドレスが変らな
    いアクセスの場合にはベージモードサイクルに変り、行
    アドレスのみでダイナミックメモリ素子をアクセスする
    ことがでなるようにしたことを特徴とするダイナミック
    メモリ素子を用いた記憶装置。
JP57112676A 1982-06-30 1982-06-30 ダイナミツクメモリ素子を用いた記憶装置 Pending JPS593790A (ja)

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