JPS6288198A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6288198A JPS6288198A JP60227905A JP22790585A JPS6288198A JP S6288198 A JPS6288198 A JP S6288198A JP 60227905 A JP60227905 A JP 60227905A JP 22790585 A JP22790585 A JP 22790585A JP S6288198 A JPS6288198 A JP S6288198A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はグイナミノク型ＭＯ３半４体記憶素子を使用し
た記憶装置に関する。
た記憶装置に関する。
（従来の技術〕
従来、この種の記憶装置は例えば第２図に示すように、
グイナミノク型ＭＯ５半導体記憶素子から構成される記
憶素子アレイ６と、記憶素子アレイ６に接続された書込
みデータ制＋ｎ回路５．読出しデータ制御回路７および
アドレス切換回路３と、アドレス切換回路３に接続され
た第１のレジスタ１および第２のレジスタ２と、これら
の各ブロックに接続されたタイミング制御回路４とから
構成される。また、外部からの動作要求・動作指定信号
５３はタイミング制御回路４に入力され、列アドレス信
号５１は第１のレジスタｌに、行アドレス信号５２は第
２のレジスタ２にそれぞれ入力され、書込みデータ５５
は吉込みデータ制御回路５に入力され、読出しデータ５
６は読出しデータ制御回路７から取出され、ビジー信号
５４はタイミング制御回路４から出力される。
グイナミノク型ＭＯ５半導体記憶素子から構成される記
憶素子アレイ６と、記憶素子アレイ６に接続された書込
みデータ制＋ｎ回路５．読出しデータ制御回路７および
アドレス切換回路３と、アドレス切換回路３に接続され
た第１のレジスタ１および第２のレジスタ２と、これら
の各ブロックに接続されたタイミング制御回路４とから
構成される。また、外部からの動作要求・動作指定信号
５３はタイミング制御回路４に入力され、列アドレス信
号５１は第１のレジスタｌに、行アドレス信号５２は第
２のレジスタ２にそれぞれ入力され、書込みデータ５５
は吉込みデータ制御回路５に入力され、読出しデータ５
６は読出しデータ制御回路７から取出され、ビジー信号
５４はタイミング制御回路４から出力される。
第２図において、プロセッサなどの上位装置から動作要
求・動作指定信号５３と、列アドレス信号５１と、行ア
ドレス信号５２と、書込み時は書込みデータ５５とが転
送されると、これらはそれぞれ夕・イミング制御回路４
．第１のレジスタ１、第２のレジスタ２．書込みデータ
制御回路５に入力される。
求・動作指定信号５３と、列アドレス信号５１と、行ア
ドレス信号５２と、書込み時は書込みデータ５５とが転
送されると、これらはそれぞれ夕・イミング制御回路４
．第１のレジスタ１、第２のレジスタ２．書込みデータ
制御回路５に入力される。
タイミング制御回路４では動作要求・動作指定信号５３
の解読がなされ、各ブロックに必要な制御信号を出力す
る。第１のレジスタ１．第２のレジスタ２に保持された
列アドレス信号５１２行アドレス信号５２は記憶素子ア
レイ６で使われるグイナミノク型半琢体記憶素子の列ア
ドレス及び行アドレスを表し、アドレス切換回路３によ
り時間差を設けて順次に記憶素子アレイ６に入力される
。また、書込みデータ５５は書込みデータ制御回路５を
経て記憶素子アレイ６に入力される。一方、記憶素子ア
レイ６から読出された読出しデータ５６は読出しデータ
制御回路７を経て出力される。また、本紀ｔ！ Ａｎが
ある動作を実行中であり、次の処理を実行することがで
きない場合、そのことを示すビジー信号５４が上位装置
に出力される。
の解読がなされ、各ブロックに必要な制御信号を出力す
る。第１のレジスタ１．第２のレジスタ２に保持された
列アドレス信号５１２行アドレス信号５２は記憶素子ア
レイ６で使われるグイナミノク型半琢体記憶素子の列ア
ドレス及び行アドレスを表し、アドレス切換回路３によ
り時間差を設けて順次に記憶素子アレイ６に入力される
。また、書込みデータ５５は書込みデータ制御回路５を
経て記憶素子アレイ６に入力される。一方、記憶素子ア
レイ６から読出された読出しデータ５６は読出しデータ
制御回路７を経て出力される。また、本紀ｔ！ Ａｎが
ある動作を実行中であり、次の処理を実行することがで
きない場合、そのことを示すビジー信号５４が上位装置
に出力される。
上述した従来の記ｔａ装置では、ある動作要求に対する
処理が行なわれている最中は必ずビジー信号５４が上位
装置に出力されている。特にグイナミノク型ＭＯ５半４
体記憶素子を使用した記憶素子アレイ６は上位装置で使
用される論理素子に比べて動作速度が格段に遅いため、
上記ビジー信号が出力されている時間は一般に長いもの
となり、従って上位装置が記憶装置の使用を待たされる
場合が多くなるという欠点がある。
処理が行なわれている最中は必ずビジー信号５４が上位
装置に出力されている。特にグイナミノク型ＭＯ５半４
体記憶素子を使用した記憶素子アレイ６は上位装置で使
用される論理素子に比べて動作速度が格段に遅いため、
上記ビジー信号が出力されている時間は一般に長いもの
となり、従って上位装置が記憶装置の使用を待たされる
場合が多くなるという欠点がある。
本発明はこのような従来の欠点を解決したもので、その
目的は、上位装置が記憶装置の使用を待たされる頻度を
低下させ且つ記憶装置のスループットを向上させること
にある。
目的は、上位装置が記憶装置の使用を待たされる頻度を
低下させ且つ記憶装置のスループットを向上させること
にある。
（問題点を解決するための手段〕
本発明は上記欠点を解決するために、
現在処理中の動作要求に対する列アドレス信号を保持す
る第１のレジスタ手段と、 現在処理中の動作要求に対する行アドレス信号を保持す
る第２のレジスタ手段と、 前記第１のレジスタ手段の出力および前記第２のレジス
タ手段の出力を切換えるアドレス切換手段と、 該アドレス切換手段から順次送出される列アドレス信号
および行アドレス信号によりページモード動作又はスタ
チック・コラム動作が行なわれるように制御される記憶
素子アレイと、 該記憶素子アレイに接続された書込みデータ制′４ｆｆ
Ｕ手段および読出しデータ制御手段とを備えた記憶装置
において、 後続の動作要求に対応する列アドレス信号と前記第１の
レジスタ手段に保持された列アドレス信号との一致を検
出する一敗検出手段と、前記後続の動作要求に対応する
行アドレス信号を保持し前記第２のレジスタ手段に接続
された第３のレジスタ手段と、 前記後続の動作要求に対する書込みデータを保持する第
４のレジスタ手段と Ｂ記後続の動作要求発生時に前記一致検出手段で一敗が
検出されないときは前記後続の動作要求に対して要求受
付信号を送出せず、−ｆｆ＆が検出されたときは前記後
続の動作要求に対し要求受（・」号を送出すると共に前
記第１および第２のレジソ夕手段に格納された列１行ア
ドレス信号に対応する現在の動作要求の処理完了後に前
記後続の動作要求の処理を行なう制御手段とを設ける。
る第１のレジスタ手段と、 現在処理中の動作要求に対する行アドレス信号を保持す
る第２のレジスタ手段と、 前記第１のレジスタ手段の出力および前記第２のレジス
タ手段の出力を切換えるアドレス切換手段と、 該アドレス切換手段から順次送出される列アドレス信号
および行アドレス信号によりページモード動作又はスタ
チック・コラム動作が行なわれるように制御される記憶
素子アレイと、 該記憶素子アレイに接続された書込みデータ制′４ｆｆ
Ｕ手段および読出しデータ制御手段とを備えた記憶装置
において、 後続の動作要求に対応する列アドレス信号と前記第１の
レジスタ手段に保持された列アドレス信号との一致を検
出する一敗検出手段と、前記後続の動作要求に対応する
行アドレス信号を保持し前記第２のレジスタ手段に接続
された第３のレジスタ手段と、 前記後続の動作要求に対する書込みデータを保持する第
４のレジスタ手段と Ｂ記後続の動作要求発生時に前記一致検出手段で一敗が
検出されないときは前記後続の動作要求に対して要求受
付信号を送出せず、−ｆｆ＆が検出されたときは前記後
続の動作要求に対し要求受（・」号を送出すると共に前
記第１および第２のレジソ夕手段に格納された列１行ア
ドレス信号に対応する現在の動作要求の処理完了後に前
記後続の動作要求の処理を行なう制御手段とを設ける。
ある動作要求に対する処理が行なわれている最中に、後
続の動作要求が発生した場合、現在処理中の列アドレス
と後続の動作要求に対応する列アドレスとが一致してい
れば、後続の動作要求に対し要求受付信号が送出され、
後続の動作要求に対応する行アドレス信号が第３のレジ
スタに保持され、また書込み要求の場合は書込みデータ
が第４のレジスタに保持される。そして、現在の動作要
求の処理完了後に第３のレジスタ５必要に応して第４の
レジスタに保持された情報に基づきページモード動作又
はスタチック・コラム動作により後続の動作要求が処理
される。
続の動作要求が発生した場合、現在処理中の列アドレス
と後続の動作要求に対応する列アドレスとが一致してい
れば、後続の動作要求に対し要求受付信号が送出され、
後続の動作要求に対応する行アドレス信号が第３のレジ
スタに保持され、また書込み要求の場合は書込みデータ
が第４のレジスタに保持される。そして、現在の動作要
求の処理完了後に第３のレジスタ５必要に応して第４の
レジスタに保持された情報に基づきページモード動作又
はスタチック・コラム動作により後続の動作要求が処理
される。
第１図は本発明の実施例の要部ブロック図であり、第２
図と同一符号は同一部分を示し、８は第３のレジスタ、
９は一致検出回路、１０は第４のレジスタ、４０はタイ
ミング制御回路、５７は要求受付信号である。
図と同一符号は同一部分を示し、８は第３のレジスタ、
９は一致検出回路、１０は第４のレジスタ、４０はタイ
ミング制御回路、５７は要求受付信号である。
本実施例の記憶装置は、第２図の従来の記憶装置に、第
１のレジスタｌに保持されている列アドレス信号と後続
の列アドレス信号との一敗を検出するーＦＪ、検出回路
９と、後続の行アドレス信号を保持する第３のレジスタ
と、書込み要求の場合後続の書込みデータを保持する第
４のレジスタとを追加し、タイミング制御回路４におい
て、後続の動作要求発生時に一致検出回路９の出力を検
出し、一致していないときは後続の動作要求に対して要
求受付信号５７を送出せず、一致が検出されたときは後
続の動作要求に対し要求受付信号５７を送出すると共に
第１および第２のレジスタ１，２に格納された列１行ア
ドレス信号に対応する現在の動作要求の処理完了後に、
後続の列アドレス信号および第３のレジスタ８に保持さ
れている行アドレス信号に対応する後続の動作要求を処
理させるようにしたものである。この結果、列アドレス
信号が同一である限り上位装置の待ち合わせはなくなり
、また、記憶素子アレイ６は、ページモード動作又はス
タチック・コラム動作が行なわれるように制御されるも
のであるから、後続の動作要求は迅速に処理される。
１のレジスタｌに保持されている列アドレス信号と後続
の列アドレス信号との一敗を検出するーＦＪ、検出回路
９と、後続の行アドレス信号を保持する第３のレジスタ
と、書込み要求の場合後続の書込みデータを保持する第
４のレジスタとを追加し、タイミング制御回路４におい
て、後続の動作要求発生時に一致検出回路９の出力を検
出し、一致していないときは後続の動作要求に対して要
求受付信号５７を送出せず、一致が検出されたときは後
続の動作要求に対し要求受付信号５７を送出すると共に
第１および第２のレジスタ１，２に格納された列１行ア
ドレス信号に対応する現在の動作要求の処理完了後に、
後続の列アドレス信号および第３のレジスタ８に保持さ
れている行アドレス信号に対応する後続の動作要求を処
理させるようにしたものである。この結果、列アドレス
信号が同一である限り上位装置の待ち合わせはなくなり
、また、記憶素子アレイ６は、ページモード動作又はス
タチック・コラム動作が行なわれるように制御されるも
のであるから、後続の動作要求は迅速に処理される。
以下本実施例の動作をより詳細に説明する。
今、第１図の記ｊ１２装置が動作を完了していて次の動
作要求の受付が可能な状態になっている場合、動作要求
・動作指定信号５３が上位装置から入力されると、タイ
ミング制御回路４０はこれを受は付け、要求受付信号５
７を返送する。上位装置から送られた列アドレス信号５
１と行アドレス信号５２とは、それぞれ第１のレジスタ
ｌと第２のレジスタ２に入力されここに保持される。ま
た、動作要求が書込み動作要求の場合には吉込みデータ
５５が書込みデータ制御手段５に取込まれ、記憶素子ア
レイ６に入力される。記憶素子アレイ６には第１のレジ
スタ１と第２のレジスタ２に保持されたアドレス情報が
アドレス切換回路３を経て入力されるが、このとき先ず
最初に第１のレジスタｌの出力情報である列アドレスが
与えられ、その後筒２のレジスタ２の出力情報である行
アドレスが与えられる。
作要求の受付が可能な状態になっている場合、動作要求
・動作指定信号５３が上位装置から入力されると、タイ
ミング制御回路４０はこれを受は付け、要求受付信号５
７を返送する。上位装置から送られた列アドレス信号５
１と行アドレス信号５２とは、それぞれ第１のレジスタ
ｌと第２のレジスタ２に入力されここに保持される。ま
た、動作要求が書込み動作要求の場合には吉込みデータ
５５が書込みデータ制御手段５に取込まれ、記憶素子ア
レイ６に入力される。記憶素子アレイ６には第１のレジ
スタ１と第２のレジスタ２に保持されたアドレス情報が
アドレス切換回路３を経て入力されるが、このとき先ず
最初に第１のレジスタｌの出力情報である列アドレスが
与えられ、その後筒２のレジスタ２の出力情報である行
アドレスが与えられる。
これにより、読出し動作の場合は指定された記憶素子ア
レイ６のアドレスの内容が読出しデータ制御回路７を経
て読出しデータ５６として出力され、当込み動作の場合
は書込みデータ制御回路５から記憶素子アレイ６の指定
されたアドレスに書込み情報が書込まれる。
レイ６のアドレスの内容が読出しデータ制御回路７を経
て読出しデータ５６として出力され、当込み動作の場合
は書込みデータ制御回路５から記憶素子アレイ６の指定
されたアドレスに書込み情報が書込まれる。
上述の一連の動作中において、次の動作要求に伴って動
作要求・動作指定信号５３が受信されると、タイミング
制御回路４０は列アドレス信号５１と第１のレジスタ１
に保持されている列アドレス信号との内容が一敗してい
るか否かを検出する一致検出回路９の判定結果を調べ、
もし不一致ならば、要求受付信号５７を出力せず、要求
が受付けられなかったことを上位装置に知らせる。
作要求・動作指定信号５３が受信されると、タイミング
制御回路４０は列アドレス信号５１と第１のレジスタ１
に保持されている列アドレス信号との内容が一敗してい
るか否かを検出する一致検出回路９の判定結果を調べ、
もし不一致ならば、要求受付信号５７を出力せず、要求
が受付けられなかったことを上位装置に知らせる。
一方、−数構出回路９の判定結果が一敗を示していれば
即ち列アドレスが現在処理中と同一の動作要求であれば
、タイミング制御回路４０は要求受付信号５７を出力し
、要求が受付けられたことを上位装置に通知し、後続の
動作要求に伴う列アドレス信号５２の内容を第３のレジ
スタ８に保持する。
即ち列アドレスが現在処理中と同一の動作要求であれば
、タイミング制御回路４０は要求受付信号５７を出力し
、要求が受付けられたことを上位装置に通知し、後続の
動作要求に伴う列アドレス信号５２の内容を第３のレジ
スタ８に保持する。
またこのとき動作指定が書込み動作ならば、動作要求に
伴う書込みデータ５５の内容を第４のレジスタ１０に保
持しておく。このように行アドレス、書込みデータの内
容を保持し、現在の動作要求の動作が完了したならば、
タイミング制御回路４０は第３のレジスタ８に保持され
た行アドレスの内容を第２のレジスタ２およびアドレス
切換回路３を介して記憶素子アレイ６に入力する。また
書込み動作の場合には第４のレジスタ１０に保持された
書込みデータの内容を書込みデータ制御回路５を経て記
憶素子アレイ６に入力する。ここで、タイミング制御回
路４０は記憶素子７レイ６でページモード動作またはス
タチック・コラム動作が行なわれるように制御信号を出
力する。
伴う書込みデータ５５の内容を第４のレジスタ１０に保
持しておく。このように行アドレス、書込みデータの内
容を保持し、現在の動作要求の動作が完了したならば、
タイミング制御回路４０は第３のレジスタ８に保持され
た行アドレスの内容を第２のレジスタ２およびアドレス
切換回路３を介して記憶素子アレイ６に入力する。また
書込み動作の場合には第４のレジスタ１０に保持された
書込みデータの内容を書込みデータ制御回路５を経て記
憶素子アレイ６に入力する。ここで、タイミング制御回
路４０は記憶素子７レイ６でページモード動作またはス
タチック・コラム動作が行なわれるように制御信号を出
力する。
以上説明したように、本発明は、後続の動作要求に対応
する列アドレス信号と第１のレジスタ手段に保持された
現在処理中の動作要求に対応する列アドレス信号との一
致を検出する一致検出手段と、前記後続の動作要求に対
応する行アドレス信号を保持する第３のレジスタ手段と
、前記後続の動作要求に対する書込みデータを保持する
第４のレジスタ手段とを設け、後続の列アドレス信号と
現在処理中の列アドレス信号とが同一であれば、その後
続の動作要求を受付け、現在処理中の動作要求の処理が
完了した時点でページモード動作又はスタチック・コラ
ム動作により後続の動作要求を処理するので、列アドレ
ス信号が同一である後続の動作要求に対しては上位装置
の待ち合わせをなくすことができ、且つ記ｔα装置のス
ループットを向上することができる効果がある。
する列アドレス信号と第１のレジスタ手段に保持された
現在処理中の動作要求に対応する列アドレス信号との一
致を検出する一致検出手段と、前記後続の動作要求に対
応する行アドレス信号を保持する第３のレジスタ手段と
、前記後続の動作要求に対する書込みデータを保持する
第４のレジスタ手段とを設け、後続の列アドレス信号と
現在処理中の列アドレス信号とが同一であれば、その後
続の動作要求を受付け、現在処理中の動作要求の処理が
完了した時点でページモード動作又はスタチック・コラ
ム動作により後続の動作要求を処理するので、列アドレ
ス信号が同一である後続の動作要求に対しては上位装置
の待ち合わせをなくすことができ、且つ記ｔα装置のス
ループットを向上することができる効果がある。
第１図は本発明の実施例の要部ブロック図および、
第２図は従来の記憶装置のブロック図である。
図において、１は第１のレジスタ、２は第２のレジスタ
、３はアドレス切換回路、５は書込みデータ制御回路、
６は記憶素子アレイ、７は読出しデータ１も（制御回路
、８は第３のレジスタ、９は一敗検出回路、１０は第４
のレジスタ、４０はタイミング制御回路、５３は動作要
求・動作指定信号、５７は要求受付信号である。
、３はアドレス切換回路、５は書込みデータ制御回路、
６は記憶素子アレイ、７は読出しデータ１も（制御回路
、８は第３のレジスタ、９は一敗検出回路、１０は第４
のレジスタ、４０はタイミング制御回路、５３は動作要
求・動作指定信号、５７は要求受付信号である。
Claims (1)
- 【特許請求の範囲】 現在処理中の動作要求に対する列アドレス信号を保持す
る第１のレジスタ手段と、 現在処理中の動作要求に対する行アドレス信号を保持す
る第２のレジスタ手段と、 前記第１のレジスタ手段の出力および前記第２のレジス
タ手段の出力を切換えるアドレス切換手段と、 該アドレス切換手段から順次送出される列アドレス信号
および行アドレス信号によりページモード動作又はスタ
チック・コラム動作が行なわれるように制御される記憶
素子アレイと、 該記憶素子アレイに接続された書込みデータ制御手段お
よび読出しデータ制御手段とを備えた記憶装置において
、 後続の動作要求に対応する列アドレス信号と前記第１の
レジスタ手段に保持された列アドレス信号との一致を検
出する一致検出手段と、 前記後続の動作要求に対応する行アドレス信号を保持し
前記第２のレジスタ手段に接続された第３のレジスタ手
段と、 前記後続の動作要求に対する書込みデータを保持する第
４のレジスタ手段と 前記後続の動作要求発生時に前記一致検出手段で一致が
検出されないときは前記後続の動作要求に対して要求受
付信号を送出せず、一致が検出されたときは前記後続の
動作要求に対し要求受付信号を送出すると共に前記第１
および第２のレジスタ手段に格納された列、行アドレス
信号に対応する現在の動作要求の処理完了後に前記後続
の動作要求の処理を行なう制御手段とを具備したことを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227905A JPS6288198A (ja) | 1985-10-15 | 1985-10-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227905A JPS6288198A (ja) | 1985-10-15 | 1985-10-15 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288198A true JPS6288198A (ja) | 1987-04-22 |
Family
ID=16868139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227905A Pending JPS6288198A (ja) | 1985-10-15 | 1985-10-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288198A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447443A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor memory unit |
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
-
1985
- 1985-10-15 JP JP60227905A patent/JPS6288198A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447443A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor memory unit |
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
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