JPS6117012B2 - - Google Patents
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- Publication number
- JPS6117012B2 JPS6117012B2 JP52107188A JP10718877A JPS6117012B2 JP S6117012 B2 JPS6117012 B2 JP S6117012B2 JP 52107188 A JP52107188 A JP 52107188A JP 10718877 A JP10718877 A JP 10718877A JP S6117012 B2 JPS6117012 B2 JP S6117012B2
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- magnetic disk
- circuit
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- 238000012545 processing Methods 0.000 claims description 15
- 238000012937 correction Methods 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気デイスク制御装置に係り、特に読
み出したアドレス情報が正しいか否かの判定処理
機能を有する磁気デイスク制御装置に関する。
み出したアドレス情報が正しいか否かの判定処理
機能を有する磁気デイスク制御装置に関する。
磁気デイスク制御装置は、一般に複数の磁気デ
イスク装置を制御する関係上、インターフエース
を介して該磁気デイスク装置を制御する。このイ
ンターフエースは信号線ができるだけ少ないこと
がコストの点から望ましい。また、最近はこの種
の制御装置のLSI化が進んでおり、種々の制御機
能を１つのチツプ内に収納するようになつてきて
いるため、同一の制御装置内の回路といえどもピ
ン数の増加が生じること等から信号線の数の減少
が必要となつてきている。このため、各機能ブロ
ツク間の信号線を切替え制御して共用することに
より、信号線の数の減少を計ることが多くなつて
きている。
イスク装置を制御する関係上、インターフエース
を介して該磁気デイスク装置を制御する。このイ
ンターフエースは信号線ができるだけ少ないこと
がコストの点から望ましい。また、最近はこの種
の制御装置のLSI化が進んでおり、種々の制御機
能を１つのチツプ内に収納するようになつてきて
いるため、同一の制御装置内の回路といえどもピ
ン数の増加が生じること等から信号線の数の減少
が必要となつてきている。このため、各機能ブロ
ツク間の信号線を切替え制御して共用することに
より、信号線の数の減少を計ることが多くなつて
きている。
しかしながら、このように信号線の数を減少さ
せると、磁気デイスクより読み出した情報即ちア
ドレス情報が正しいか否かの判定処理に時間がか
かり、この判定処理が該アドレス情報の次に続く
データ情報の読み出し開始時期にまで終らない恐
れがあつた。このような現象はＩ／Ｏ装置の制御
装置としてアクセス時間の短縮の点から非常に好
ましくないことである。
せると、磁気デイスクより読み出した情報即ちア
ドレス情報が正しいか否かの判定処理に時間がか
かり、この判定処理が該アドレス情報の次に続く
データ情報の読み出し開始時期にまで終らない恐
れがあつた。このような現象はＩ／Ｏ装置の制御
装置としてアクセス時間の短縮の点から非常に好
ましくないことである。
本発明は従来技術の上述の問題点を解決するこ
とを意図するものである。したがつて、本発明の
目的は信号線の数を減少させることができる装置
であつて情報の判定処理が迅速に行え、しかもこ
の判定処理が簡単なものである磁気デイスク制御
装置を提供することにある。
とを意図するものである。したがつて、本発明の
目的は信号線の数を減少させることができる装置
であつて情報の判定処理が迅速に行え、しかもこ
の判定処理が簡単なものである磁気デイスク制御
装置を提供することにある。
この目的を達成する本発明の特徴は、データ情
報用信号線と制御情報用信号線とを共用する磁気
デイスク制御装置において、磁気デイスクより読
み出すべきレコードの予測アドレス情報及び予測
エラー情報を実際のアドレス情報及びエラー情報
の転送順序に従つて格納したメモリと、アドレス
情報及びエラー訂正コードを入力してエラー情報
を作成するデータチエツク回路と、前記磁気デイ
スクより実際に読み出され転送されて来たアドレ
ス情報とデータチエツク回路で作成したエラー情
報とを前記メモリに格納された前記予測アドレス
情報及び予測エラー情報と転送順に順次比較判定
する手段と、該比較判定結果に応じて前記アドレ
ス情報の位置するレコード内のデータ情報のデー
タ処理制御開始を指示する手段、とを備えたこと
にある。
報用信号線と制御情報用信号線とを共用する磁気
デイスク制御装置において、磁気デイスクより読
み出すべきレコードの予測アドレス情報及び予測
エラー情報を実際のアドレス情報及びエラー情報
の転送順序に従つて格納したメモリと、アドレス
情報及びエラー訂正コードを入力してエラー情報
を作成するデータチエツク回路と、前記磁気デイ
スクより実際に読み出され転送されて来たアドレ
ス情報とデータチエツク回路で作成したエラー情
報とを前記メモリに格納された前記予測アドレス
情報及び予測エラー情報と転送順に順次比較判定
する手段と、該比較判定結果に応じて前記アドレ
ス情報の位置するレコード内のデータ情報のデー
タ処理制御開始を指示する手段、とを備えたこと
にある。
第１図は磁気デイスク上に記録されている情報
の固定長型の記録形式を表わす図である。この図
において、STはセクタマーク、Ｇはギヤツプ、
AAはアドレスエリア、SB1はアドレスエリアの
先頭を表わす同期バイド、AD1はアイデンテイフ
アイア等のアドレスデータ、ECC1はアドレスデ
ータのエラー訂正コード、DAはデータエリア、
SB2はデータエリアの先頭を表わす同期バイト、
D2はデータ、ECC2はデータD2のエラー訂正コー
ドをそれぞれ示している。なお、同期バイトSB1
とSB2とはアドレスエリアあるいはデータエリア
の先頭に設けるコードであり、共通のコードとし
ても良い。
の固定長型の記録形式を表わす図である。この図
において、STはセクタマーク、Ｇはギヤツプ、
AAはアドレスエリア、SB1はアドレスエリアの
先頭を表わす同期バイド、AD1はアイデンテイフ
アイア等のアドレスデータ、ECC1はアドレスデ
ータのエラー訂正コード、DAはデータエリア、
SB2はデータエリアの先頭を表わす同期バイト、
D2はデータ、ECC2はデータD2のエラー訂正コー
ドをそれぞれ示している。なお、同期バイトSB1
とSB2とはアドレスエリアあるいはデータエリア
の先頭に設けるコードであり、共通のコードとし
ても良い。
第２図は本発明の一実施例の回路を表わすブロ
ツク図である。この図において、１は磁気デイス
ク、２は磁気ヘツドを表わしている。磁気ヘツド
２により読み出された磁気デイスク１上の情報は
復調回路３を介してデータ送受回路４に送られ
る。データ送受回路４は図示しない中央処理置置 （CPU）より命令を受けると同期バイト検出
回路５により同期バイトSB1（第１図）を検出し
てアドレスエリアAA内のデータをデータバス７
を介してそのまま判定処理回路９に送出し、次い
でデータチエツク回路６により該データのエラー
チエツクを行つてその結果を同一のデータバス７
を介して判定処理回路９に送出する。同時に信号
線８を介してストローブパルスを判定処理回路９
に送出する。第４図Ａは復調回路３より送出され
る情報を表わしており、第４図Ｂは前述のデータ
バス７を介して送られる情報、第４図Ｃはこの情
報に対応するストローブパルスを表わしている。
ツク図である。この図において、１は磁気デイス
ク、２は磁気ヘツドを表わしている。磁気ヘツド
２により読み出された磁気デイスク１上の情報は
復調回路３を介してデータ送受回路４に送られ
る。データ送受回路４は図示しない中央処理置置 （CPU）より命令を受けると同期バイト検出
回路５により同期バイトSB1（第１図）を検出し
てアドレスエリアAA内のデータをデータバス７
を介してそのまま判定処理回路９に送出し、次い
でデータチエツク回路６により該データのエラー
チエツクを行つてその結果を同一のデータバス７
を介して判定処理回路９に送出する。同時に信号
線８を介してストローブパルスを判定処理回路９
に送出する。第４図Ａは復調回路３より送出され
る情報を表わしており、第４図Ｂは前述のデータ
バス７を介して送られる情報、第４図Ｃはこの情
報に対応するストローブパルスを表わしている。
本発明で比較判定を行うエラー情報は、アドレ
ス情報と、エラー訂正コード（ECC）をデータ
チエツク回路に入力して解析した結果作成され、
準備した予測エラー情報と比較するものである。
ス情報と、エラー訂正コード（ECC）をデータ
チエツク回路に入力して解析した結果作成され、
準備した予測エラー情報と比較するものである。
このデータチエツク回路６はECCレジスタ
と、ECCレジスタの「オール０」検出回路、そ
の他で構成されており、アドレス情報に続いてエ
ラー訂正コードを入力すればECCレジスタが
「オール０」かどうかによりエラーの有無が判定
出来るようになつている。この「オール０」検出
回路の出力によりエラー情報を作成しバスに送出
している。
と、ECCレジスタの「オール０」検出回路、そ
の他で構成されており、アドレス情報に続いてエ
ラー訂正コードを入力すればECCレジスタが
「オール０」かどうかによりエラーの有無が判定
出来るようになつている。この「オール０」検出
回路の出力によりエラー情報を作成しバスに送出
している。
このようにアドレス情報とエラー情報を同一バ
スで送付して比較判定を行なえば信号線の減少及
びデータ処理判定回路の簡略化が計れる。
スで送付して比較判定を行なえば信号線の減少及
びデータ処理判定回路の簡略化が計れる。
判定処理回路９は本発明の特徴とする部分であ
り、データ送受回路４より送られてきたアドレス
エリアAA内の情報が正しいか否かを判定し、正
しい場合は次のデータエリアDA内の情報の読み
出しあるいは書き込み制御を開始する信号を発生
する。前記アドレスエリアAA内の情報が誤つた
ものである場合はCPUに割り込み信号を出力し
て誤り個所の検出動作を開始させる。
り、データ送受回路４より送られてきたアドレス
エリアAA内の情報が正しいか否かを判定し、正
しい場合は次のデータエリアDA内の情報の読み
出しあるいは書き込み制御を開始する信号を発生
する。前記アドレスエリアAA内の情報が誤つた
ものである場合はCPUに割り込み信号を出力し
て誤り個所の検出動作を開始させる。
第３図は上述の判定処理回路９を詳細に表わす
ブロツク図である。データバス７を介して送られ
て来たアドレスエリアAA内の情報、即ち、同期
バイトデータSB1、アドレスデータAD1、エラー
訂正コードECCをデータチエツク回路６で解析
したコードECC1は信号線８を介して送られるス
トローブパルスに対応してバツフアメモリ１０及
び一致判別回路１１に転送順に順次印加される。
基準メモリ１２内には、上述のアドレスエリア
AA内に格納されているべき情報を予測した正し
い情報、即ち同期バイトデータSB0、アドレスデ
ータAD0、エラー訂正コードECC0、が送られて
来る順序と同一の順序であらかじめ記憶されてい
る。
ブロツク図である。データバス７を介して送られ
て来たアドレスエリアAA内の情報、即ち、同期
バイトデータSB1、アドレスデータAD1、エラー
訂正コードECCをデータチエツク回路６で解析
したコードECC1は信号線８を介して送られるス
トローブパルスに対応してバツフアメモリ１０及
び一致判別回路１１に転送順に順次印加される。
基準メモリ１２内には、上述のアドレスエリア
AA内に格納されているべき情報を予測した正し
い情報、即ち同期バイトデータSB0、アドレスデ
ータAD0、エラー訂正コードECC0、が送られて
来る順序と同一の順序であらかじめ記憶されてい
る。
この記憶された基準メモリ１２内の情報が前記
ストローブパルスに応じてメモリのアドレスが増
加していくことにより順次読み出され、一致判別
回路１１に順次印加される。一致判別回路１１で
は磁気デイスク１から読み出されかつデータチエ
ツクを受けた前述の情報と上記基準メモリから読
み出された情報とが順次比較され、互いの情報の
一致、不一致が判別される。この一致判別回路１
１は不一致が判別された時のみ高レベル信号を出
力するように構成されている。従つて不一致が判
別された場合、ストローブパルスのタイミングに
合わせてフリツプフロツプ１３のセツト入力端子
にパルスが印加され、該フリツプフロツプ１３が
セツトされる。その結果、信号線１４を介して
CPUに割り込み信号が転送され、該CPUは前記
不一致の原因調査、動作を開始する。この調査動
作時には、バツフアメモリ１０の内容及び後述す
るカウンタ１５の内容が用いられる。
ストローブパルスに応じてメモリのアドレスが増
加していくことにより順次読み出され、一致判別
回路１１に順次印加される。一致判別回路１１で
は磁気デイスク１から読み出されかつデータチエ
ツクを受けた前述の情報と上記基準メモリから読
み出された情報とが順次比較され、互いの情報の
一致、不一致が判別される。この一致判別回路１
１は不一致が判別された時のみ高レベル信号を出
力するように構成されている。従つて不一致が判
別された場合、ストローブパルスのタイミングに
合わせてフリツプフロツプ１３のセツト入力端子
にパルスが印加され、該フリツプフロツプ１３が
セツトされる。その結果、信号線１４を介して
CPUに割り込み信号が転送され、該CPUは前記
不一致の原因調査、動作を開始する。この調査動
作時には、バツフアメモリ１０の内容及び後述す
るカウンタ１５の内容が用いられる。
一方、前述のストローブパルスはカウンタ１５
のクロツクパルスとしても用いられる。このカウ
ンタ１５はアドレスエリアAAのバイト長に等し
い値がセツトされており、セクタパルス検出器１
６の出力によつてリセツトされ、ストローブパル
ス数を計数する。従つて該カウンタ１５の出力値
は第４図Ｄに示す如くなる。即ち、このカウンタ
１５はデータ送受回路４から送られるデータのバ
イト数を計数しこの計数値がアドレスエリアAA
のバイト長、即ち本実施例では６バイト、に等し
くなつた時点で高レベル信号を出力するものであ
る。
のクロツクパルスとしても用いられる。このカウ
ンタ１５はアドレスエリアAAのバイト長に等し
い値がセツトされており、セクタパルス検出器１
６の出力によつてリセツトされ、ストローブパル
ス数を計数する。従つて該カウンタ１５の出力値
は第４図Ｄに示す如くなる。即ち、このカウンタ
１５はデータ送受回路４から送られるデータのバ
イト数を計数しこの計数値がアドレスエリアAA
のバイト長、即ち本実施例では６バイト、に等し
くなつた時点で高レベル信号を出力するものであ
る。
フリツプフロツプ１３がセクタパルス毎にリセ
ツトされるため、アドレスエリアAA内の情報が
正しい場合、即ち前述の不一致が生じなかつた場
合はフリツプフロツプ１３のリセツト出力がゲー
ト１７に印加され、斯くしてカウンタ１５の出力
が信号線１８を介して出力されて（第４図Ｅ参
照）アドレスエリアAAに続くデータエリアDA
内のデータ処理制御が開始される。
ツトされるため、アドレスエリアAA内の情報が
正しい場合、即ち前述の不一致が生じなかつた場
合はフリツプフロツプ１３のリセツト出力がゲー
ト１７に印加され、斯くしてカウンタ１５の出力
が信号線１８を介して出力されて（第４図Ｅ参
照）アドレスエリアAAに続くデータエリアDA
内のデータ処理制御が開始される。
アドレスエリアAA内で不一致が生じた場合、
前述の如くCPUへの割り込みが生じるため、カ
ウンタ１５はその時点で計数を停止し、その結
果、前述の如くその時点でのカウンタ１５の出力
値が不一致個所を表わすことになる。
前述の如くCPUへの割り込みが生じるため、カ
ウンタ１５はその時点で計数を停止し、その結
果、前述の如くその時点でのカウンタ１５の出力
値が不一致個所を表わすことになる。
本発明によれば、磁気デイスクより読み出され
かつエラー訂正処理を受けた正しいアドレス情報
の予測値を該情報の転送順序に一致させて格納し
たメモリを備え、該メモリ内の格納情報と実際に
転送されて来るアドレス情報とを転送順に順次比
較して判別するように構成されているため、信号
線が共用されその数が少ない場合にも読み出し情
報が正しいか否かの迅速な判別処理が行える利点
を有している。また、この判定処理方法が簡単な
ため、回路が簡素化される利点をも有している。
かつエラー訂正処理を受けた正しいアドレス情報
の予測値を該情報の転送順序に一致させて格納し
たメモリを備え、該メモリ内の格納情報と実際に
転送されて来るアドレス情報とを転送順に順次比
較して判別するように構成されているため、信号
線が共用されその数が少ない場合にも読み出し情
報が正しいか否かの迅速な判別処理が行える利点
を有している。また、この判定処理方法が簡単な
ため、回路が簡素化される利点をも有している。
第１図は磁気デイスク上の記録様式の説明図、
第２図は本発明の一実施例のブロツク図、第３図
は第２図の一部を詳細に表わすブロツク図、第４
図は上記実施例の動作説明図である。 １……磁気デイスク、２……磁気ヘツド、３…
…復調回路、４……データ送受回路、５……同期
バイト検出回路、６……データチエツク回路、７
……データバス、８、１４、１８……信号線、９
……判定処理回路、１０、１２……メモリ、１１
……一致判別回路、１３……フリツプフロツプ、
１５……カウンタ、１６……セクタパルス検出
器、１７……ゲート。
第２図は本発明の一実施例のブロツク図、第３図
は第２図の一部を詳細に表わすブロツク図、第４
図は上記実施例の動作説明図である。 １……磁気デイスク、２……磁気ヘツド、３…
…復調回路、４……データ送受回路、５……同期
バイト検出回路、６……データチエツク回路、７
……データバス、８、１４、１８……信号線、９
……判定処理回路、１０、１２……メモリ、１１
……一致判別回路、１３……フリツプフロツプ、
１５……カウンタ、１６……セクタパルス検出
器、１７……ゲート。
Claims (1)
- 【特許請求の範囲】 １ データ情報用信号線と制御情報用信号線とを
共用する磁気デイスク制御装置において、 磁気デイスクより読み出すべきレコードの予測
アドレス情報及び予測エラー情報を実際のアドレ
ス情報及びエラー情報の転送順序に従つて格納し
たメモリと、 アドレス情報及びエラー訂正コードを入力して
エラー情報を作成するデータチエツク回路と、 前記磁気デイスクより実際に読み出され転送さ
れて来たアドレス情報とデータチエツク回路で作
成したエラー情報とを前記メモリに格納された前
記予測アドレス情報及び予測エラー情報と転送順
に順次比較判定する手段と、 該比較判定結果に応じて前記アドレス情報の位
置するレコード内のデータ情報のデータ処理制御
開始を指示する手段 とを備えたことを特徴とする磁気デイスク制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10718877A JPS5441032A (en) | 1977-09-08 | 1977-09-08 | Magnetic disc controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10718877A JPS5441032A (en) | 1977-09-08 | 1977-09-08 | Magnetic disc controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5441032A JPS5441032A (en) | 1979-03-31 |
| JPS6117012B2 true JPS6117012B2 (ja) | 1986-05-06 |
Family
ID=14452691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10718877A Granted JPS5441032A (en) | 1977-09-08 | 1977-09-08 | Magnetic disc controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5441032A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176581A (en) * | 1981-04-20 | 1982-10-29 | Hitachi Ltd | Control mechanism for magnetic storage device |
| JPS5910988U (ja) * | 1982-07-09 | 1984-01-24 | 石川島播磨重工業株式会社 | 固定管溶接用トラツクレ−ル |
-
1977
- 1977-09-08 JP JP10718877A patent/JPS5441032A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5441032A (en) | 1979-03-31 |
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