JPS5825291B2 - ダイレクトメモリアクセスソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はサイクリックディジタルテレメータ装置（以下
ＣＤＴ装置と呼ぶ）と制御用計算機のメインメモリと直
接データを受は渡しするダイレクトメモリアクセス装置
Ｃ以下ＤＭＡ装量と呼ぶ）のサブアドレス処理を行なう
サブコミュテーション処理装置に関する。

一般にＣＤＴ装置では、測定データのうちで、それほど
常時測定を必要としないデータは２つのワードを用いて
１つの完全な情報を得るサブコミュテーション（以下サ
ブコミと呼ぶ）処理により送信するようにしている。

ところで従来、制御用計算機とＣＤＴ装置との間でデー
タの転送を行なう場合には、入出力装置Ｐ■１０を通し
て計算機ＣＰＵに割り込みをかけ、ソフトウェアでデー
タ処理を行なっていた。

つまりワードシリアルで送られてくるデータを一時バツ
ファレジスタに蓄えると同時に計算機に割り込みをかけ
、それが許されるとメモリコアに書き込まれる。

今サブコミ処理用ワードとして第１図ａに示すように第
ｎワードと第（ｎ＋１）ワードの２ワードが使われてい
るとすれば、第ｎワードには同図すに示すようにサブア
ドレスの６ビツトが割り当てられ、第（ｎ＋１）ワード
には同図Ｃにに示すようにサブアドレスに対応するワー
ドのデータ部（１５ビツト）が格納されている。

これらＣＤＴ装置から読み込まれたデータは制御用計算
機ＣＰＵ内で以下に示す手法でＣＰＵメモリに記憶され
ていた。

すなわち、第ｎワードのデータか否かを判別し、もしそ
うであれは、そのワードのデータ部分の下位６ビツト（
ＣＤＴ装置のパリティビットは除く）をサブアドレスと
みな５、ワードアドレスとサブアドレス及びパリティビ
ットを除いたビットのうち、１ビツトを立てて第（ｎ
＋ １ ）ワードの読み込みをまつ。

次に第（ｎ＋１ ）ワードが制御用計算機のディジタル
入力装置を通して入力されると、サブアドレスのデ゛−
夕としてＣＰＵメモリに記憶すると共にサブコミ処理を
終了したということで第ｎワードを読み込んだ時に立て
たビットを”０”にして一連の処理を完了させていた。

しかしこのように２ワードを使って１つの情報を得るサ
ブコミ方式にあっては、プログラム数が増加するため、
処理時間が多くかかり、且つサブアドレスをワードの処
理にも工夫が必要となる。

この対策として計算機のメインメモリと直接データの交
換を行なうＤＭＡ装置を使うことにより、多チャンネル
のＣＤＴ装置と計算機ＣＰＵがインターフェイスされる
ようになるが、この場合メモリアドレスが不正確な情報
であると、ソフト的なデータ処理にも支障をきたすこと
が考えられ、このような事態は必ず避けなければならな
い。

すなわち、サブコミ用に設けられたサブアドレスをメモ
リするバッファレジスタが、前フレーム中にクリアされ
ないで残っていると次のフレームのサブコミ処理で新し
いサブアドレスが書き換えられずに異なったメモリアド
レスにデータが格納される可能性がある。

本発明は上記のような事情に鑑みなされたもので、その
目的はサブコミ処理を含んだＣＤＴ装置から制御用計算
機のメインメモリと直接データを受渡しするＤＭＡ装置
のサブアドレス処理を行なうにあたりサブアドレスを記
憶するバッファメモリレジスタを次ワードのデークワー
ド受信後にリセットし、誤ったサブアドレス処理クの受
渡しを防止することにより、常に正確なデータ伝送を行
なうことができるダイレクトメモリアクセス装置を提供
しようとするものである。

以下図面を参照して本発明の一実施例を説明する。

第２図はサブコミ処理装置のブロック回路を示すもので
ある。

すなわちＷＤｌはアドレスｎ検出回路、またＷＤ２はア
ドレス（口利）検出回路で、これら雨検出回路ＷＤ１．
ＷＤ２には、ＣＤＴ装置の出力のうち、ワードアドレス
信号がデータ書替禁止信号（以下レディ信号と呼ぶ）と
同期して入力され、それぞれの検出回路ＷＤ１．ＷＤ２
により各ワードに対応する前記信号をチェックするもの
である。

ＢＦはＣＤＴ装置の出力のうち、データビットに含まれ
るサブアドレス（６ビツト）信号が前記ワードアドレス
信号と共に入力される。

バッファメモリ回路で、このバッファメモリ回路ＢＦに
記憶された信号は後述する条件をもとに図示しない制御
用計算機ＣＰＵのメモリに力Ｕえられるようにしである
。

ざらにＴＭは前記アドレスｎ検出回路ＷＤ１によりワー
ドアドレス信号がレゾ・可信号と一致していることがチ
ェックされると、そのときの出力信号によりセットされ
るタイマー、Ｏ８はこのタイマーＴＭのセット時間後の
出力信号により動作するワンショット回路で、このワン
ショット回路Ｏ８の動作出力を前記バッファメモリ回路
ＢＦをクリアするクリア回路ＣＬに与えるものである。

Ｇはアドレス（ｎ＋１）検出回路ＷＤ２によりワードア
ドレス信号がレディ信号と一致していることがチェック
されるとその時の出力信号によりゲートを開いて前記バ
ッファメモリ回路ＢＦの記憶内容を制御用計算機ＣＰＵ
のメモリに送出するゲート回路である。

ここで、上記タイマーＴＭのセット時間は１ワードより
も長くて１フレームより短い時間に納まるようにセット
しである。

第３図は第２図に示す各フ狛ツク構成を具体的に示した
もので、ここでは第２図の各ブロックに相当する部分を
一点鎖線で囲み且つ同一記号を付してその説明を省略す
る。

次に上記のように構成されたサブコミュテーション処理
装置の作用について述べるに、サブコミ処理ワードとし
て、第４図に示すように第ｎワードと第（ｎ＋１）ワー
ドの２ワードを用いて行なわれ、また各ワードのデータ
処理はレディー信号がＬの状態にある場合に行なわれる
ものである。

今、レディ信号と同期してワードアドレス信号がアドレ
スｎ検出回路ＷＤ１に入力されると、このアドレスｎ検
出回路ＷＤ１では上記両信号が一致していることを検出
し、その出力信号をタイマーＴＭに与えると共にバッフ
ァメモリ回路ＢＦに与える。

タイマーＴＭはこの出力信号の到来により付勢され、駆
動開始する。

これと同時に第ｎワードのデータのうちサブアドレスを
含んだビット信号をバッファメモリ回路ＢＦに記憶する
。

次に第（ｎ＋１）ワードがレディ信号と同期してくると
、アドレス（ｎ＋１）検出回路ＷＤ２ではこの第（ｎ＋
１）ワードをレディー信号と一致していることを検出し
、その出力信号によりゲートＧを開いて、バッファメモ
リ回路ＢＦの出力をサブコミデータのデータ部分と共に
制御用計算機ＣＰＵのメモリーに転送する。

その後、アドレスｎ検出回路ＷＤｌの出力信号で付勢さ
れ駆動されているタイマーＴＭが動作し、その出力によ
りワンショット回路Ｏ８を働かせてバッファメモリ回路
ＢＦをクリアする。

この場合、タイマーＴＭのセット時間Ｔは第５図に示す
ように１ワ一ド時間よりも長く、１フレームより短い時
間にセットしであるので、バッファメモリ回路ＢＦに前
フレーム中のすブアドレスが残っていても前記タイマー
ＴＭの動作でワンショット回路Ｏ８を働らかせてバッフ
ァメモリ回路ＢＦがクリアされ、したがって、次のフレ
ームのサブコミ処理で新しいサブアドレスが書き換えら
れないという事態を防止し得る。

ここで、データの流れを第５図を参照しながら考えると
、各フレームにおいて、 （１）第ｎワードが受信されて、第（ｎ＋１）ワードも
受信。

（２）第ｎワードが受信されずに第（ｎ＋１）ワードが
受信。

（３）第ｎワードが受信されて、第（ｎ＋１）ワードが
受信されず。

（４）第ｎワードが受信されずに第（ｎ＋１ ）ワード
も受信されず。

といった４通りがある。

この場合、第ｎワード、第（ｎ＋１）ワード共外部装置
より入力されるデータ書替禁止信号により受信を確認す
ることができる。

したがって、１フレーム中に該当ワード受信が確認でき
ない場合にはエラーと見なし、アドレスｎ検出回路ＷＤ
１゜アドレス（ｎ＋１）検出回路ＷＤ２からは出力が送
出されない。

問題になるのはにフレームにおいて（３）および（４）
といった場合に、バッファレジスタに以前のメモリが残
ったまま（Ｋ＋１）フレームで（２）′という場合がお
きた時である。

このような事態が発生すると、サブアドレスをメモリす
るバッファメモリ回路ＢＦに前のフレームアドレスが残
り、メモリアドレス部を、次のフレームで指定してしま
うこと。

になる。

しかし、このような事態が生じても、前述した如く、第
ｎワードを受信したら、次のワードがくる伝送時間より
も長い時間間隔の後でバッファメモリ回路ＢＦをクリア
するようにしているので、上記のような問題に対処し得
ることになる。

なお、本発明は上記し且つ図面に示す実施例のみに限定
されず、その要旨を変更しない範囲内で種々変形して実
施できることは勿論である。

以上述べたように本発明によれば、サブコミ処ン理を含
んだＣＤＴ装置から制御用計算機のメインメモリと直接
データを受渡しするＤＭＡ装置のサブアドレス処理を行
なうにあたり、サブアドレスを記憶するバッファメモリ
回路を次ワードのデータワード受信後にリセットし、誤
ったサブアドレ；スデータの受渡しを防止するようにし
たので、常に正確なデータ伝送を行なうことができるダ
イレクトメモリアクセス装置が提供できる。

【図面の簡単な説明】

第１図はａ −ｃはサブコミ処理用ワードの構成）及び
情報ビット構成の説明図、第２図は本発明によるサブコ
ミュテーション処理装置の一実施例を示すブロック回路
図、第３図は第２図の各ブロックに相当する部分の具体
的回路図、第４図は同実施例のワード構成とレディ信号
の説明図、第５図は同実施例におけるタイマーの設定時
間をワード構成との関係において説明するための図であ
る。 ＷＤｌ；アドレスｎ検出回路、ＷＤ２；アドレス（ｎ＋
１ ）検出回路、ＢＦ；バッファメモリ回路、ＴＭ；タ
イマー、Ｏ８；ワンショット回路、Ｇ ；ゲ゛−ト。

Claims (1)

【特許請求の範囲】
1. １ サイクリックディジタルテレメータ装置と制御用計
   算機との間で直接データを受渡しするダイレクトメモリ
   アクセス装置において、初めのワードに含まれるサブア
   ドレスをコミュテーション処理するにあたり前記初めの
   ワードの受信が確認されると前記サブアドレスを記憶す
   るバッファメモリ回路と、次のワードの受信が確認され
   ると前記バッファメモリ回路の記憶出力をサブコミュテ
   ーションデータのデータ部分と共に制御用計算機へ転送
   するゲート回路と、前記初めのワードの受信が確認され
   るとセットされ且つ次のワードの受信が確認されるまで
   に要する一定時間経過すると前記バッファメモリ回路を
   クリアする回路とを設けたことを特徴とするダイレフト
   メモリアクセス装置。