JPH086870A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH086870A JPH086870A JP6135330A JP13533094A JPH086870A JP H086870 A JPH086870 A JP H086870A JP 6135330 A JP6135330 A JP 6135330A JP 13533094 A JP13533094 A JP 13533094A JP H086870 A JPH086870 A JP H086870A
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- JP
- Japan
- Prior art keywords
- data
- counter
- comparator
- fifo memory
- section
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】ＦＩＦＯメモリを用いた、装置間データ転送装
置において、ＦＩＦＯメモリの読み書き時におけるデー
タ異常を検出することを目的とする。 【構成】データ受信部１３，データ送信部１４を備え、
それぞれカウンタ部付加(除去)回路，カウンタ，コンパ
レータ，検出部より構成され、ＦＩＦＯメモリにデータ
が入力（出力）される度に、データ毎にカウントされる
カウンタ部の値と、データ内カウンタ部の値がコンパレ
ータにより比較されることにより異常検出を行う。
置において、ＦＩＦＯメモリの読み書き時におけるデー
タ異常を検出することを目的とする。 【構成】データ受信部１３，データ送信部１４を備え、
それぞれカウンタ部付加(除去)回路，カウンタ，コンパ
レータ，検出部より構成され、ＦＩＦＯメモリにデータ
が入力（出力）される度に、データ毎にカウントされる
カウンタ部の値と、データ内カウンタ部の値がコンパレ
ータにより比較されることにより異常検出を行う。
Description
【０００１】
【産業上の利用分野】本発明はメモリデータエラー検出
回路、特にシリアルインターフェースのデータ送受信用
のバッファ等に用いるＦＩＦＯメモリのデータ異常検出
回路に関するものである。
回路、特にシリアルインターフェースのデータ送受信用
のバッファ等に用いるＦＩＦＯメモリのデータ異常検出
回路に関するものである。
【０００２】
【従来の技術】一般的なＦＩＦＯメモリの方式は図２に
示すような概念で、ライトすべきアドレスを指定するラ
イトポインタ２１をライトサイクルの度にインクリメン
トすることでデータをアドレス順に格納し、リードすべ
きアドレスを指定するリードポインタ２２をリードサイ
クルの度にインクリメントすることでデータをライト
（アドレス）順に読み出すことの出来るもので、受信デ
ータ順に送信が行われる。
示すような概念で、ライトすべきアドレスを指定するラ
イトポインタ２１をライトサイクルの度にインクリメン
トすることでデータをアドレス順に格納し、リードすべ
きアドレスを指定するリードポインタ２２をリードサイ
クルの度にインクリメントすることでデータをライト
（アドレス）順に読み出すことの出来るもので、受信デ
ータ順に送信が行われる。
【０００３】リードおよびライトはそれぞれクロック
（ライト，リードイネーブル）の立上りもしくは立下り
に応じて次々と行われる。
（ライト，リードイネーブル）の立上りもしくは立下り
に応じて次々と行われる。
【０００４】
【発明が解決しようとする課題】前項の従来技術では、
ＦＩＦＯメモリにデータを書き込むまたは読み出す過程
において、リード，ライトを制御するクロック信号にノ
イズなどの原因により、パルスが発生した場合などによ
る、データの異常（欠落，重複）発生の有無にかかわら
ず、該当データがそのまま送出されてしまうため、異常
の発生を検知することが出来ない、という問題点があっ
た。
ＦＩＦＯメモリにデータを書き込むまたは読み出す過程
において、リード，ライトを制御するクロック信号にノ
イズなどの原因により、パルスが発生した場合などによ
る、データの異常（欠落，重複）発生の有無にかかわら
ず、該当データがそのまま送出されてしまうため、異常
の発生を検知することが出来ない、という問題点があっ
た。
【０００５】
【課題を解決するための手段】そこで本発明のメモリデ
ータエラー検出回路は、上記問題点を解決するための手
段として、読み書きデータ内にカウンタとなるべきビッ
トを設ける回路，FIFOメモリ外部に設置する、読み込み
および書き込みデータ数をカウントするカウンタ、およ
びデータ内カウンタと外部カウンタの各値を比較する為
のコンパレータによって構成されている。
ータエラー検出回路は、上記問題点を解決するための手
段として、読み書きデータ内にカウンタとなるべきビッ
トを設ける回路，FIFOメモリ外部に設置する、読み込み
および書き込みデータ数をカウントするカウンタ、およ
びデータ内カウンタと外部カウンタの各値を比較する為
のコンパレータによって構成されている。
【０００６】また、データ内カウンタを設ける時、デー
タとカウンタ部のキャラクタ間の不整合を検出するため
に、データ部を複数キャラクタに分割させ、それぞれに
データ内カウンタを設けている。
タとカウンタ部のキャラクタ間の不整合を検出するため
に、データ部を複数キャラクタに分割させ、それぞれに
データ内カウンタを設けている。
【０００７】
【作用】カウンタ部が付加されたデータが入ってくる度
に、データ毎にカウントされるカウンタ部の値と、デー
タ内カウンタ部の値がコンパレータにより比較され、一
致していれば、通常にＦＩＦＯメモリにデータが書かれ
る。しかし、コンパレータの値が不一致のとき、検出部
によってデータの欠落，重複等が検知され、検出部から
エラー信号を発生させデータ異常の検出を行う。ＦＩＦ
Ｏメモリからデータが読まれるときも、同様の作用によ
り、データ異常の検出を行う。
に、データ毎にカウントされるカウンタ部の値と、デー
タ内カウンタ部の値がコンパレータにより比較され、一
致していれば、通常にＦＩＦＯメモリにデータが書かれ
る。しかし、コンパレータの値が不一致のとき、検出部
によってデータの欠落，重複等が検知され、検出部から
エラー信号を発生させデータ異常の検出を行う。ＦＩＦ
Ｏメモリからデータが読まれるときも、同様の作用によ
り、データ異常の検出を行う。
【０００８】また、各ＦＩＦＯメモリに分割したデータ
において、それぞれのカウンタ部を比較し、キャラクタ
間の異常検出を行う。
において、それぞれのカウンタ部を比較し、キャラクタ
間の異常検出を行う。
【０００９】
【実施例】以下、図面を用いて、本発明の内容を説明す
る。
る。
【００１０】図１に本発明の一実施例を示す。図１にお
いて、データ受信部１３は入力部８からカウンタ部付加
回路１５を通って、入力部カウンタ２，コンパレータ
３，検出部４にそれぞれ接続され、入力部カウンタ２か
らコンパレータ３に、コンパレータ３から検出部４にそ
れぞれ接続されており、検出部４からＦＩＦＯメモリ１
に接続される。
いて、データ受信部１３は入力部８からカウンタ部付加
回路１５を通って、入力部カウンタ２，コンパレータ
３，検出部４にそれぞれ接続され、入力部カウンタ２か
らコンパレータ３に、コンパレータ３から検出部４にそ
れぞれ接続されており、検出部４からＦＩＦＯメモリ１
に接続される。
【００１１】またデータ送信部１４は、ＦＩＦＯメモリ
１が出力部カウンタ５，コンパレータ６，コンパレータ
１２，検出部７にそれぞれ接続され、出力部カウンタ５
からコンパレータ６に、コンパレータ６およびコンパレ
ータ１２から検出部７にそれぞれ接続されており、検出
部７からカウンタ部除去回路１６を通って出力部９に接
続されている。
１が出力部カウンタ５，コンパレータ６，コンパレータ
１２，検出部７にそれぞれ接続され、出力部カウンタ５
からコンパレータ６に、コンパレータ６およびコンパレ
ータ１２から検出部７にそれぞれ接続されており、検出
部７からカウンタ部除去回路１６を通って出力部９に接
続されている。
【００１２】さて、入力部８を通してデータが入ってく
ると、１キャラクタ毎に、入力部カウンタ２がインクリ
メントされる。またデータはカウンタ部付加回路１５に
おいて図３で示すようなビット構成にし、データとペア
でカウンタ部を送信する（カウンタ部は任意のビット数
で構成する。）。データ内カウンタは１ペア毎にインク
リメントされるようにデータに付加する。すなわち、正
常にデータ転送が行われている限りにおいては、入力部
カウンタ２とデータ内カウンタの値は、常に一致するこ
とになる（もちろん、入力部カウンタ２，データ内カウ
ンタは初期設定が行われている。）。例えば、データ内
カウンタを２ビットとして構成した場合、図４で示すよ
うに、データ内カウンタは ００ ０１ １０ １１
０００１ … のように４データで１サイクルのカウン
タとなり、入力部カウンタ２も２ビット構成にすること
で、正常なデータ転送では常に値が一致する。そこでコ
ンパレータ３によって上記２値を比較し、一致する場合
はそのままＦＩＦＯメモリに転送を続けるが、不一致の
場合は、メモリ読み書き時に、データに異常（欠落，重
複等）が発生したことになり、コンパレータ３より検出
部４が異常信号を検出する。次にＦＩＦＯメモリ出力部
においても入力部と同様に出力部カウンタ５，コンパレ
ータ６，検出部７，カウンタ部除去回路１６を設け、同
様に異常を検出する。検出部４および７において、異常
検出後にどのような動作をさせるかは、例えば、異常検
出に応じてエラーフラグを立て、ホストに割込みをかけ
ることでホストに異常を知らせる、検出部で以後のデー
タを無効とする等がある。
ると、１キャラクタ毎に、入力部カウンタ２がインクリ
メントされる。またデータはカウンタ部付加回路１５に
おいて図３で示すようなビット構成にし、データとペア
でカウンタ部を送信する（カウンタ部は任意のビット数
で構成する。）。データ内カウンタは１ペア毎にインク
リメントされるようにデータに付加する。すなわち、正
常にデータ転送が行われている限りにおいては、入力部
カウンタ２とデータ内カウンタの値は、常に一致するこ
とになる（もちろん、入力部カウンタ２，データ内カウ
ンタは初期設定が行われている。）。例えば、データ内
カウンタを２ビットとして構成した場合、図４で示すよ
うに、データ内カウンタは ００ ０１ １０ １１
０００１ … のように４データで１サイクルのカウン
タとなり、入力部カウンタ２も２ビット構成にすること
で、正常なデータ転送では常に値が一致する。そこでコ
ンパレータ３によって上記２値を比較し、一致する場合
はそのままＦＩＦＯメモリに転送を続けるが、不一致の
場合は、メモリ読み書き時に、データに異常（欠落，重
複等）が発生したことになり、コンパレータ３より検出
部４が異常信号を検出する。次にＦＩＦＯメモリ出力部
においても入力部と同様に出力部カウンタ５，コンパレ
ータ６，検出部７，カウンタ部除去回路１６を設け、同
様に異常を検出する。検出部４および７において、異常
検出後にどのような動作をさせるかは、例えば、異常検
出に応じてエラーフラグを立て、ホストに割込みをかけ
ることでホストに異常を知らせる、検出部で以後のデー
タを無効とする等がある。
【００１３】ところでデータ内に内部カウンタを設けた
ために、１データの転送に２つ以上のＦＩＦＯメモリを
必要とする場合があり、本検出回路内ではデータ部とカ
ウンタ部を並列に転送する必要がある。この時、図３に
示したようなビット構成（片方のＦＩＦＯメモリにカウ
ンタ部，他方にデータ部）にしておくと、各ＦＩＦＯメ
モリ（データ全体）が同じタイミングで欠落などの異常
が生じた場合はよいが、１つのＦＩＦＯメモリのみにク
ロックノイズ等による異常が発生した場合、上記の検出
回路では検出できない（カウンタ部側が異常のときは検
出されるが、データ側が正常であるため実際には異常は
発生していない。これに対し、データ側が異常の時は、
カウンタ部が正常に動作しているため、異常の発生に関
わらず、あたかも正常であるかのようにふるまう。）。
そこで図５に示すように、データ部を上位データと下位
データに分割させ、それぞれの余剰ビットにカウンタ部
を設ける（図５は２つのＦＩＦＯメモリに分割したとき
の例。）。図５では例として下位ビットにデータを、上
位ビットにカウンタを置いている。そして図５のような
構成のデータを図１で示す入力部８から入れ、コンパレ
ータ１２によって、各ＦＩＦＯメモリ毎に設定したカウ
ンタ部を比較し、不一致の場合は、検出部７に異常信号
を送出することで、前記回路に付け加えることができ
る。
ために、１データの転送に２つ以上のＦＩＦＯメモリを
必要とする場合があり、本検出回路内ではデータ部とカ
ウンタ部を並列に転送する必要がある。この時、図３に
示したようなビット構成（片方のＦＩＦＯメモリにカウ
ンタ部，他方にデータ部）にしておくと、各ＦＩＦＯメ
モリ（データ全体）が同じタイミングで欠落などの異常
が生じた場合はよいが、１つのＦＩＦＯメモリのみにク
ロックノイズ等による異常が発生した場合、上記の検出
回路では検出できない（カウンタ部側が異常のときは検
出されるが、データ側が正常であるため実際には異常は
発生していない。これに対し、データ側が異常の時は、
カウンタ部が正常に動作しているため、異常の発生に関
わらず、あたかも正常であるかのようにふるまう。）。
そこで図５に示すように、データ部を上位データと下位
データに分割させ、それぞれの余剰ビットにカウンタ部
を設ける（図５は２つのＦＩＦＯメモリに分割したとき
の例。）。図５では例として下位ビットにデータを、上
位ビットにカウンタを置いている。そして図５のような
構成のデータを図１で示す入力部８から入れ、コンパレ
ータ１２によって、各ＦＩＦＯメモリ毎に設定したカウ
ンタ部を比較し、不一致の場合は、検出部７に異常信号
を送出することで、前記回路に付け加えることができ
る。
【００１４】
【発明の効果】以上に示したように、本発明によれば、
ＦＩＦＯメモリ外部に設けた入出力部カウンタにより、
データ数をカウントし、データ内に設けたカウンタ部と
をコンパレータによって比較することにより、ＦＩＦＯ
メモリのデータ読み書き時のエラーを検出できる。
ＦＩＦＯメモリ外部に設けた入出力部カウンタにより、
データ数をカウントし、データ内に設けたカウンタ部と
をコンパレータによって比較することにより、ＦＩＦＯ
メモリのデータ読み書き時のエラーを検出できる。
【００１５】また、データを複数ＦＩＦＯメモリに分割
させ、データ内カウンタ部を各FIFOメモリに設けること
で、同一データ間のずれ等が発生したときの異常検出を
可能にする。
させ、データ内カウンタ部を各FIFOメモリに設けること
で、同一データ間のずれ等が発生したときの異常検出を
可能にする。
【００１６】以上、ＦＩＦＯメモリの外部に本発明の回
路を取り付けることにより、リード，ライトコントロー
ル信号のノイズ等による誤動作に起因するＦＩＦＯメモ
リ読み書き時の際のデータの欠落，重複等の異常の検出
が可能となる。
路を取り付けることにより、リード，ライトコントロー
ル信号のノイズ等による誤動作に起因するＦＩＦＯメモ
リ読み書き時の際のデータの欠落，重複等の異常の検出
が可能となる。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】ＦＩＦＯメモリの概念図である。
【図３】カウンタ部を付加したデータの一例を示した図
である。
である。
【図４】カウンタを２ビットで構成した時の比較図であ
る。
る。
【図５】ペアとなるキャラクタに２ビットカウンタを置
いた例を示す図である。
いた例を示す図である。
１…ＦＩＦＯメモリ、２…入力部カウンタ、３，６，１
２…コンパレータ、４，７…検出部、５…出力部カウン
タ、８…入力部、９…出力部、１０，１１…検出信号
線、１３…データ受信部、１４…データ送信部、１５…
カウンタ部付加回路、１６…カウンタ部除去回路、２１
…ライトポインタ、２２…リードポインタ。
２…コンパレータ、４，７…検出部、５…出力部カウン
タ、８…入力部、９…出力部、１０，１１…検出信号
線、１３…データ受信部、１４…データ送信部、１５…
カウンタ部付加回路、１６…カウンタ部除去回路、２１
…ライトポインタ、２２…リードポインタ。
Claims (2)
- 【請求項１】２装置間のデータ転送を、書き込み順にデ
ータを読み出す機能をもつＦＩＦＯメモリを使用して行
うデータ転送装置において、ＦＩＦＯメモリ外部に備え
る、書き込みおよび読み出しデータ数をカウントするカ
ウンタ，データ内カウンタを付加（除去）するためのカ
ウンタ部付加（除去）回路，カウンタとデータ内カウン
タを比較するためのコンパレータ，コンパレータの比較
結果を検出する検出部によって構成され、メモリ読み書
き時のデータの欠落，重複等の異常データを検出するメ
モリデータエラー検出回路を有することを特徴とするデ
ータ転送装置。 - 【請求項２】請求項１のデータ転送装置における、メモ
リデータエラー検出回路において、データ内カウンタ部
を設ける時、データを複数キャラクタに分割させ、それ
ぞれのキャラクタにカウンタを設けコンパレータで比較
することにより、データ転送異常を検出するというデー
タエラー検出方式を有することを特徴とするデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135330A JPH086870A (ja) | 1994-06-17 | 1994-06-17 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135330A JPH086870A (ja) | 1994-06-17 | 1994-06-17 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086870A true JPH086870A (ja) | 1996-01-12 |
Family
ID=15149249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135330A Pending JPH086870A (ja) | 1994-06-17 | 1994-06-17 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086870A (ja) |
-
1994
- 1994-06-17 JP JP6135330A patent/JPH086870A/ja active Pending
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