JPH033186A - 先入れ先出しメモリ - Google Patents
先入れ先出しメモリInfo
- Publication number
- JPH033186A JPH033186A JP1139888A JP13988889A JPH033186A JP H033186 A JPH033186 A JP H033186A JP 1139888 A JP1139888 A JP 1139888A JP 13988889 A JP13988889 A JP 13988889A JP H033186 A JPH033186 A JP H033186A
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- 238000012546 transfer Methods 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各種のデータ処理装置や通信装置内に設置さ
れる先入れ先出しメモリに関するものである。
れる先入れ先出しメモリに関するものである。
（従来の技術）
各種のデータ処理装置や通信装置では、待ち行列処理や
異なる速度で非同期的に動作する装置間の処理速度の差
を緩衝するバッファ用などとして先入れ先出しくＦＩＦ
Ｏ）メモリが汎用されている。このＦＩＦＯは縦列接続
された多数段のレジスタ群などから構成され、書込みデ
ータがレジスタ間を転送されつつ書込みの順序に従って
続出される。
異なる速度で非同期的に動作する装置間の処理速度の差
を緩衝するバッファ用などとして先入れ先出しくＦＩＦ
Ｏ）メモリが汎用されている。このＦＩＦＯは縦列接続
された多数段のレジスタ群などから構成され、書込みデ
ータがレジスタ間を転送されつつ書込みの順序に従って
続出される。
（発明が解決しようとする課題）
上記ＦＩＦＯでは、転送タイミングのずれなどに起因す
るレジスタ間の転送ミスにより転送途中でデータが消滅
してしまうデータ抜けが生ずることがある。しかしなが
ら、従来のＦＩＦＯではこのようなデータ抜けを検出す
る機能を欠いているため、信頼性上問題がある。
るレジスタ間の転送ミスにより転送途中でデータが消滅
してしまうデータ抜けが生ずることがある。しかしなが
ら、従来のＦＩＦＯではこのようなデータ抜けを検出す
る機能を欠いているため、信頼性上問題がある。
（課題を解決するための手段）
本発明のＦＩＦＯは、データの書込みに際しこのデータ
に書込みの順序を示すコードを付加する手段と、データ
の読出しに際しこの読出しデータに付加されている前記
書込みの順序を示すコードを検出しこれが読出しの順序
と一敗するか否かを検査し不一致の場合には順序エラー
の発生を示す信号を出力する手段とを備え、データ抜け
を簡易な構成のもとで確実に検出できるように構成され
ている。
に書込みの順序を示すコードを付加する手段と、データ
の読出しに際しこの読出しデータに付加されている前記
書込みの順序を示すコードを検出しこれが読出しの順序
と一敗するか否かを検査し不一致の場合には順序エラー
の発生を示す信号を出力する手段とを備え、データ抜け
を簡易な構成のもとで確実に検出できるように構成され
ている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例のＦＩＦＯの構成を示す関
連のシステムバスと共に示すブロック図であり、１はＦ
ＩＦＯ本体回路、２は書込みデータ線、３は読出しデー
タ線、４はエラー検出／訂正回路、５は出力データ線、
６はチップ選択線、７は書込み指令線、８は読出し指令
線、９はカウンタ、１０は順序検査回路、ＳＢは上位装
置に連なるシステムバスである。
連のシステムバスと共に示すブロック図であり、１はＦ
ＩＦＯ本体回路、２は書込みデータ線、３は読出しデー
タ線、４はエラー検出／訂正回路、５は出力データ線、
６はチップ選択線、７は書込み指令線、８は読出し指令
線、９はカウンタ、１０は順序検査回路、ＳＢは上位装
置に連なるシステムバスである。
データの書込みに際しては、システムバスＳＢのデータ
バスに連なる書込みデータ線２を介してＦＩＦＯ本体回
路ｌの入力端子に書込みデータが転送されると共に、シ
ステムバスＳＢの制御バスに連なるチップ選択信号線６
と書込み指令線７上に選択指令と書込み指令が送出され
、データの書込みが行われる。
バスに連なる書込みデータ線２を介してＦＩＦＯ本体回
路ｌの入力端子に書込みデータが転送されると共に、シ
ステムバスＳＢの制御バスに連なるチップ選択信号線６
と書込み指令線７上に選択指令と書込み指令が送出され
、データの書込みが行われる。
カウンタ９は、上記書込み指令線７上に書込み指令が出
現するたびにカウント値を１ずつ歩進する。このカウン
タ９のカウント値は書込み順序を示すデータとして書込
みデータに付加され、ＦＩＦＯ本体回路１に書込まれる
。
現するたびにカウント値を１ずつ歩進する。このカウン
タ９のカウント値は書込み順序を示すデータとして書込
みデータに付加され、ＦＩＦＯ本体回路１に書込まれる
。
データの読出しに際しては、システムバスＳＢの制御バ
スに連なるチップ選択信号線６と続出し指令線７上に選
択指令と読出し指令が送出され、データの読出しが行わ
れる。ＦＩＦＯ本体回路１から読出し信号線３上に読出
されたデータは、エラー検出／訂正回路４でエラーの検
出と訂正を受けたのち出力データ線５とシステムバスＳ
Ｂとを介して上位装置に転送される。
スに連なるチップ選択信号線６と続出し指令線７上に選
択指令と読出し指令が送出され、データの読出しが行わ
れる。ＦＩＦＯ本体回路１から読出し信号線３上に読出
されたデータは、エラー検出／訂正回路４でエラーの検
出と訂正を受けたのち出力データ線５とシステムバスＳ
Ｂとを介して上位装置に転送される。
一方、順序検査回路１０は、ＦＩＦＯ本体回路１からデ
ータが読出されるたびにこれに付加されている書込み順
序を示すカウント値を検査し、これが直前に読出された
データに付加されていたカウント値よりも１だけ増加し
ているか否かを判定する。順序検査回路１０は、カウン
ト値が直前のデータよりも２あるいは３増加することな
どにより１ずつの増加規則に違反していることを検出す
ると、データ抜けの発生と見做して上位装置に連なる信
号ｖＡｌｌ上に順序エラーの発生を示す信号を出力する
。
ータが読出されるたびにこれに付加されている書込み順
序を示すカウント値を検査し、これが直前に読出された
データに付加されていたカウント値よりも１だけ増加し
ているか否かを判定する。順序検査回路１０は、カウン
ト値が直前のデータよりも２あるいは３増加することな
どにより１ずつの増加規則に違反していることを検出す
ると、データ抜けの発生と見做して上位装置に連なる信
号ｖＡｌｌ上に順序エラーの発生を示す信号を出力する
。
上記書込みデータに付加されるカウント値のうち最も簡
単なものはカウント値の最下位ビットから成り、カウン
ト値が奇数であるか偶数であるかによって交互に“１”
と＠０″とが交番される。
単なものはカウント値の最下位ビットから成り、カウン
ト値が奇数であるか偶数であるかによって交互に“１”
と＠０″とが交番される。
この場合、順序検査回路１０は、読出しデータに付加さ
れた順序を示す１ビツトのコードが“１”と“θ′″と
の交番則を満たすか否かを判定する。
れた順序を示す１ビツトのコードが“１”と“θ′″と
の交番則を満たすか否かを判定する。
上述した順序を示すコードが１ビツトの場合には、２個
連続して生ずるデータ抜けを検出できない、これに対処
するには、順序を示すコードのビット数を２ビツトある
いは３ビツトに増加すればよい。
連続して生ずるデータ抜けを検出できない、これに対処
するには、順序を示すコードのビット数を２ビツトある
いは３ビツトに増加すればよい。
（発明の効果）
以上詳細に説明したように、本発明のＦＩＦＯは、書込
みの順序を示すコードをデータに付加して書込む手段と
、読出しデータに付加されている書込みの順序を示すコ
ードが読出しの順序と一敗しない場合には順序エラーの
発生を示す信号を出力する手段とを備える構成であるか
ら、簡易な構成のもとてデータ抜けを確実に検出でき、
信頼性が大幅に向上するという効果が奏される。
みの順序を示すコードをデータに付加して書込む手段と
、読出しデータに付加されている書込みの順序を示すコ
ードが読出しの順序と一敗しない場合には順序エラーの
発生を示す信号を出力する手段とを備える構成であるか
ら、簡易な構成のもとてデータ抜けを確実に検出でき、
信頼性が大幅に向上するという効果が奏される。
第１図は本発明の一実施例の先入れ先出しメモリの構成
をシステムバスＳＢとの関連と共に示すブロック図であ
る。 １・・・ＦＩＦＯ本体回路、２・・・書込みデータ線、
３・・・読出しデータ線、４・・・エラー検出／訂正回
路、５・・・出力データ線、６・・・チップ選択線、７
・・・書込み指令線、８・・・読出し指令線、９・・・
カウンタ、１０・・・順序検査回路、１１・・・順序エ
ラーの発生を示す信号線。
をシステムバスＳＢとの関連と共に示すブロック図であ
る。 １・・・ＦＩＦＯ本体回路、２・・・書込みデータ線、
３・・・読出しデータ線、４・・・エラー検出／訂正回
路、５・・・出力データ線、６・・・チップ選択線、７
・・・書込み指令線、８・・・読出し指令線、９・・・
カウンタ、１０・・・順序検査回路、１１・・・順序エ
ラーの発生を示す信号線。
Claims (1)
- 【特許請求の範囲】 データが書込み順に読出される先入れ先出しメモリ本体
回路と、 このメモリ本体回路へのデータの書込みに際しこのデー
タに書込みの順序を示すコードを付加する手段と、 このメモリ本体回路からのデータの読出しに際しこの読
出しデータに付加されている前記書込みの順序を示すコ
ードを検出しこれが読出しの順序と一致するか否かを検
査し不一致の場合には順序エラーの発生を示す信号を出
力する手段とを備えたことを特徴とする先入れ先出しメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139888A JPH033186A (ja) | 1989-05-31 | 1989-05-31 | 先入れ先出しメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139888A JPH033186A (ja) | 1989-05-31 | 1989-05-31 | 先入れ先出しメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033186A true JPH033186A (ja) | 1991-01-09 |
Family
ID=15255934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139888A Pending JPH033186A (ja) | 1989-05-31 | 1989-05-31 | 先入れ先出しメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033186A (ja) |
-
1989
- 1989-05-31 JP JP1139888A patent/JPH033186A/ja active Pending
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