JPH04264644A - バッファ記憶装置の読出しエラー検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のエラスティッ
クストアからなるメモリ部を用いて、入力されたデータ
のクロック乗換えを行うバッファ記憶装置に係り、特に
バッファ記憶装置においてデータ読出し側でのデータス
リップエラー等の読出しエラーの有無を検出する読出し
エラー検出回路に関する。

【０００２】本発明に係るバッファ記憶装置は、信号速
度を低速から高速へ、または高速から低速へと速度変換
する速度変換回路、あるいは信号のフレーム位相を合わ
せるフレームアライナ等のディジタル信号を取り扱う装
置に用いることができる。かかるバッファ記憶装置では
データスリップエラー等が発生した時には、それを検出
できることが必要とされている。

【０００３】

【従来の技術】図４にはバッファ記憶装置を用いた伝送
速度変換回路の従来例が示される。この伝送速度変換回
路は時系列に入力される９ビット（８ビットデータ＋１
パリティビット）の並列データを、低速から高速に伝送
速度の変換を行うものである。図中、１はＥＳメモリ部
であり、３個のエラスティックストア１１〜１３からな
る。各エラスティックストア１１〜１３は４ビットデー
タ並列入力となっており、書込み側で先頭番地から順番
に４ビットずつデータを書き込んでいる動作中に、読出
し側で先頭番地から順番に４ビットずつデータ読出しを
行えるタイプのメモリである。伝送速度変換回路に入力
される９ビット並列データは３ビットずつに分けられて
３個のエラスティックストア１１〜１３に分担されて入
力されるようになっている。

【０００４】２０は書込みタイミング生成部であり、こ
の書込みタイミング生成部２０は書込み開始タイミング
信号と書込みクロックを生成する回路であり、書込み開
始タイミング信号は入力された並列データのフレーム先
頭位置で先頭アドレスから書込みが開始されるようタイ
ミングを生成する信号である。この書込み開始タイミン
グ信号と書込みクロックはＥＳメモリ部１の各エラステ
ィックストア１１〜１３にそれぞれ入力される。

【０００５】３０は読出しタイミング生成部であり、こ
の読出しタイミング生成部３０は読出し開始タイミング
信号と読出しクロックを生成する回路であり、読出し開
始タイミング信号は書込みタイミング生成部２０からの
書込み開始タイミング信号に基づきメモリ部１のアドレ
ス先頭位置から並列データを読み出すタイミング（並列
データのフレーム先頭位置を読み出すタイミング）を決
める信号である。この読出し開始タイミング信号は書込
み開始タイミング信号よりＮビット遅延して生成される
ようになっている。これは、本速度変換回路は読出し側
の伝送速度の方が書込み側の伝送速度よりも速いため、
エラスティックストア１１〜１３における書込み側のア
ドレスが読出し側のアドレスを追い越さないように、読
出し開始時期をアドレスの追越しが起こらなくなる程度
に書込み開始時期より遅らせる必要があるためである。

【０００６】この伝送速度変換回路の動作を説明すると
、書込み側において、時系列に入力される９ビット並列
データが３ビットずつエラスティックストア１１〜１３
に分担されて、書込みタイミング生成部２０の書込み開
始タイミング信号のタイミングでその並列データのフレ
ーム先頭位置から順次に各エラスティックストア１１〜
１３に書き込まれ、読出し側においては、読出し開始タ
イミング信号のタイミングで読出し動作が起動されて各
エラスティックストア１１〜１３の先頭アドレスから並
列データがそのフレーム先頭位置から順次に読み出され
るものである。

【０００７】

【発明が解決しようとする課題】上述した伝送速度変換
回路に用いられるバッファ記憶装置は、読出し側におい
て、ノイズ等の影響により、メモリ部１の各エラスティ
ックストア１１〜１３の読出しタイミングが位相ずれを
起こすことがある。図５はかかる場合の例を示したタイ
ムチャートであり、エラスティックストア１１の読出し
開始タイミングが他のエラスティックストア１２、１３
の読出し開始タイミングよりも１ビット遅れた場合を示
している。このため読出しデータＲＤ０〜ＲＤ７のうち
読出しデータＲＤ０〜ＲＤ２がデータスリップを起こし
、他の読出しデータＲＤ３〜ＲＤ７よりも１ビット分、
位相ずれを生じている。

【０００８】ところが、従来のバッファ記憶装置は、エ
ラスティックストアメモリ部１における読出しデータの
位相ずれを検出する機能を持っていないため、上述のよ
うな位相ずれが発生した場合でも、位相のずれたままの
誤りデータがデータバスや次段の回路に送出されること
になり、エラーが自装置だけでなく他の装置にも波及し
、エラー箇所の検出が困難になるといった問題が生じて
いる。

【０００９】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、バッファ記憶装置
の読出し側においてデータスリップエラー等の読出しエ
ラーが発生した時にこれを速やかに検出することにあり
、それにより回路を初期化してデータの位相ずれを復旧
させるなどして、エラーデータが同一装置内の他のブロ
ックや他の装置に波及することを防止できるようにする
ものである。

【００１０】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明においては、上述の課題を解決す
るために、メモリ部５に書き込まれる並列データのフレ
ーム先頭位置を示す先頭タイミング信号を生成してこの
先頭タイミング信号を並列データのフレーム先頭位置に
合わせてメモリ部５の各エラスティックストア６１　〜
６ｎ　の所定の先頭タイミング信号用ビット位置に書き
込む先頭タイミング信号書込み部７と、メモリ部５から
並列データのフレーム先頭位置が読み出されるタイミン
グを示す読出しデータ先頭タイミング信号を発生する読
出しデータ先頭タイミング信号発生部８と、読出しデー
タ先頭タイミング信号発生部８による読出しデータ先頭
タイミング信号の発生タイミングでメモリ部５の各エラ
スティックストア６１　〜６ｎ　の先頭タイミング信号
用ビット位置から読み出されたデータを調べて読出しエ
ラーの発生の有無を検出するエラー検出部９とを具備し
たバッファ記憶装置の読出しエラー検出回路が提供され
る。

【００１１】また本発明においては、上述の読出しエラ
ー検出回路により読出しエラーの発生が検出された時に
、書込みタイミングおよび読出しタイミングの初期化を
行うように構成されたバッファ記憶装置が提供される。

【００１２】

【作用】書込み側においては、並列データのフレーム先
頭位置のデータをエラスティックストア６１　〜６ｎ　
に書き込むにあたって、それに対応させて先頭タイミン
グ信号を各エラスティックストア６１　〜６ｎ　に書き
込む。読出し側においては、各エラスティックストア６
１〜６ｎ　から書込みデータのフレーム先頭位置データ
を読み出すにあたり、各エラスティックストア６１　〜
６ｎ　に書き込まれた先頭タイミング信号も読み出し、
これをエラー検出部９で調べ、各エラスティックストア
６１　〜６ｎ　から先頭タイミング信号が読み出せれば
「エラー発生無し」、先頭タイミング信号が読み出せな
いエラスティックストアがあれば「エラー発生有り」と
判定する。

【００１３】また本発明のバッファ記憶装置においては
、「エラー発生有り」と判定された時には、メモリ部５
の書込みタイミングおよび読出しタイミングの初期化を
行って、エラーの復旧をする。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としてのバッファ記憶
装置の読出しエラー検出回路が示される。この実施例は
前述の従来例で説明したと同様に伝送速度変換回路に本
発明を適用したものである。図２において、ＥＳメモリ
部１は前述したと同様に３個のエラスティックストア１
１〜１３からなり、各エラスティックストア１１〜１３
は４ビットデータ入力端子ＤＩＮ１　〜ＤＩＮ４　を有
し、１ｋビット×４並列ビットのメモリ容量を持つ。

【００１５】２は書込みタイミング生成部であり、ＥＳ
メモリ部１へのデータ書込み操作に必要な各種タイミン
グ信号を生成する。この書込みタイミング生成部２は書
込み側フレームカウンタ２１とデコーダ２２からなる。 書込み側フレームカウンタ２１はエラスティックストア
１１〜１３に書き込まれるデータのフレーム長をカウン
トするカウンタであり、書込みクロックを生成してＥＳ
メモリ部１に与えると共にそのカウント値をデコーダ２
２に与える。デコーダ２２はフレームカウンタ２１のカ
ウント値をデコードして、前述の書込み開始タイミング
信号を生成してＥＳメモリ部１に与えると共に、ＥＳメ
モリ部１へ書き込まれる並列データのフレーム先頭位置
を示すための書込みデータ先頭タイミング信号（先頭タ
イミング位置で“１”となる信号）を生成する。この書
込みデータ先頭タイミング信号は、各エラスティックス
トア１１〜１３の空きのデータ入力端子ＤＩＮ４　（３
ビットの並列データが入力されている以外のデータ入力
端子）にそれぞれ入力される。

【００１６】３は読出しタイミング生成部であり、ＥＳ
メモリ部１からのデータ読出し操作に必要な各種タイミ
ング信号を生成する。この読出しタイミング生成部は読
出し側フレームカウンタ３１とデコーダ３２からなる。 読出し側フレームカウンタ３１には書込みタイミング生
成部２からの書込み開始タイミング信号が入力されてお
り、この書込み開始タイミング信号に起動されてカウン
トを開始し、読出しクロックを生成してＥＳメモリ部１
に与えると共に、そのカウント値をデコーダ３２に与え
る。デコーダ３２はフレームカウンタ３１のカウント値
をデコードして前述の読出し開始タイミング信号とを生
成してＥＳメモリ部１に与えると共に、ＥＳメモリ部１
から並列データのフレーム先頭位置が読み出されたタイ
ミングで、そのフレーム先頭位置が読み出されているこ
とを表示する読出しデータ先頭タイミング信号を生成し
、この読出しデータ先頭タイミング信号を後述のエラー
検出部４に与える。

【００１７】ここで、読出し開始タイミング信号は、前
述したように、読出しアドレスが書込みアドレスを追い
越さないように、書込み開始タイミング信号よりもＮビ
ット遅延して生成されるようになっており、このため、
読出しタイミング生成部３においては、図３のタイムチ
ャートに示されるように、書込み開始タイミング信号を
受け取ってからフレームカウンタ３１がＮビット分カウ
ントした後にデコーダ３２が読出し開始タイミング信号
を生成し、その後はフレームカウンタ３１はフレーム長
をカウントするカウンタとして動作するようになってい
る。またＥＳメモリ部１が読出し開始タイミング信号を
受け取ってから実際に読出しを開始するまでには数ビッ
ト分の遅れ（図３のタイムチャートでは４ビット分の遅
れ）を生じるので、読出しデータ先頭タイミング信号は
その遅れ分だけ読出し開始タイミング信号よりも遅れて
生成されるようになっている。

【００１８】４はエラー検出部であり、反転出力形の排
他的論理和回路からなる。このエラー検出部４は、各エ
ラスティックストア１１〜１３のデータ入力端子ＤＩＮ
４　に対応するデータ出力端子ＤＯＵＴ４から読み出さ
れるデータとデコーダ３２からの読出しデータ先頭タイ
ミング信号とが入力され、これらの信号の排他的論理和
の反転出力を生成し、これをエラー検出信号として出力
する。このエラー検出信号は書込みタイミング生成部２
のカウンタ２１と読出しタイミング生成部３のカウンタ
３１に初期化信号として与えられる。

【００１９】この実施例回路の動作を図３のタイムチャ
ートを参照しつつ以下に説明する。まず、書込み側では
、時系列に順次に入力される９ビットの並列データは３
ビットずつに分担されて各エラスティックストア１１〜
１３に順次に書き込まれていくが、この並列データのフ
レーム先頭位置において書込みタイミング生成部２によ
り“１”の書込みデータ先頭タイミング信号が生成され
、この書込みデータ先頭タイミング信号が各エラスティ
ックストア１１〜１３に、並列データのフレーム先頭デ
ータＤ００が書き込まれるタイミングに合わせてこれら
フレーム先頭データＤ００と共に書き込まれる。

【００２０】ＥＳメモリ部１の読出し側においては、読
出しタイミング生成部３からの読出し開始タイミング信
号のタイミングで読出しアドレスを先頭アドレスに戻し
て、ＥＳメモリ部１に書き込まれた並列データをそのフ
レーム先頭位置から順次に読み出す。この際、実際にＥ
Ｓメモリ部１からフレーム先頭データＤ００が読み出さ
れるタイミングで、読出しタイミング生成部３　から“
１”の読出しデータ先頭タイミング信号が生成され、エ
ラー検出部４に入力される。従って、エラー検出部４に
は、ＥＳメモリ部１の各エラスティックストア１１〜１
３に書き込まれた書込みデータ先頭タイミング信号と、
読出しタイミング生成部３からの読出しデータ先頭タイ
ミング信号とが同時に入力されることになる。

【００２１】エラー検出部４では、これら書込みデータ
先頭タイミング信号と読出しデータ先頭タイミング信号
との比較を排他的論理和回路で行う。比較の結果、これ
らの信号が全て“１”で一致した場合には、各エラステ
ィックストア１１〜１３からの読出しに際してフレーム
先頭位置の位相ずれが発生していないと判断することが
でき、「エラー発生無し」を示す“１”の検出信号を出
力する。

【００２２】一方、エラスティックストア１１〜１３の
何れかにおいてデータスリップ等のエラーが発生した場
合、各エラスティックストア１１〜１３から書込みデー
タ先頭タイミング信号が読み出されるタイミングが同時
でなくなるので、読出し側における書込みデータ先頭タ
イミング信号が全て“１”でなくなり、したがって上記
比較の結果、エラー検出部４は不一致を検出して、図３
に破線で示されるような「エラー発生有り」を示す“０
”の検出信号を発生する。この場合は、エラスティック
ストア１１〜１３内部においてデータスリップ等のエラ
ーが発生したものとして、この検出信号を初期化信号と
して書込みタイミング生成部２と読出しタイミング生成
部３の初期化を行い、エラーを復旧させる。これにより
以降、正常状態になり、再びエラーが検出されるまで正
常動作を持続する。

【００２３】

【発明の効果】以上に説明したように、本発明によれば
、エラスティックストアの読出し側においてデータスリ
ップエラー等の読出しエラーが発生した時にはこれを速
やかに検出することができ、これにより回路を初期化す
るなどして、読出しデータの位相がずれたままになるこ
とを防止でき、そのことによりエラーデータが同一装置
内の他のブロックや他の装置に波及することを防止でき
、かかる装置の信頼性向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としてのバッファ記憶装置の
読出しエラー検出回路を示すブロック図である。

【図３】実施例回路の各部信号のタイムチャートである
。

【図４】従来例の伝送速度変換回路を示すブロック図で
ある。

【図５】従来例回路の各部信号のタイムチャートである
。

【符号の説明】

１　　ＥＳメモリ部 ２、２０　　書込みタイミング生成部 ３、３０　　読出しタイミング生成部 ４　　エラー検出部 １１〜１３　　エラスティックストア ２１　　書込み側フレームカウンタ ２２　　書込み側デコーダ ３１　　読出し側フレームカウンタ ３２　　読出し側デコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　並列配置された複数のエラスティック
   ストア（６１　〜６ｎ　）からなるメモリ部（５）を用
   いて、該メモリ部に時系列に並列入力される並列データ
   のクロック乗換えを行うバッファ記憶装置の読出しエラ
   ー検出回路であって、該メモリ部に書き込まれる並列デ
   ータのフレーム先頭位置を示す先頭タイミング信号を生
   成してこの先頭タイミング信号を該並列データのフレー
   ム先頭位置に合わせて該メモリ部の各エラスティックス
   トアの所定の先頭タイミング信号用ビット位置に書き込
   む先頭タイミング信号書込み部（７）と、該メモリ部か
   ら並列データのフレーム先頭位置が読み出されるタイミ
   ングを示す読出しデータ先頭タイミング信号を発生する
   読出しデータ先頭タイミング信号発生部（８）と、該読
   出しデータ先頭タイミング信号発生部による読出しデー
   タ先頭タイミング信号の発生タイミングで該メモリ部の
   各エラスティックストアの先頭タイミング信号用ビット
   位置から読み出されたデータを調べて読出しエラーの発
   生の有無を検出するエラー検出部（９）とを具備したも
   の。
2. 【請求項２】　　請求項１記載の読出しエラー検出回路
   により読出しエラーの発生が検出された時に、メモリ部
   の書込みタイミングおよび読出しタイミングの初期化を
   行うように構成されたバッファ記憶装置。