SU1133625A1 - Динамическое запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

1, ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ . УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, регистр адреса , счетчик, дешифратор, первый коммутатор , одни выходы которого соединены с первым входом накопител , другие - с входом дешифратора, выходкоторого подключен к второму входу накопител , первый вход первого коммутатора соединен с выходом регистра адреса, вход которого  вл етс  адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л ич а ю щ е е ,с   тем, что, с целью повьш1ени  надежности устройства, в него введены формирователь корректирующих сигналов, регистр регенера-. ции, второй коммутатор, блок коррекции , блок управлени , причем первый вход второго коммутатора соединен с выходом формировател  корректирующих сигналов, вход которого  вл етс  информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопител , выход которого соединен с входом блока коррекции, один вход которого подключен к входу регистра регенерации и  вл етс  информационным выходом устройства, а другой выход - к одному входу блока управлени , первый и второй выходы которого соединены с третьим и четвертым входами накопител , третий выход блока управлени  подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управлени   вл ютс  управл ющими входами устройства. 2. Устройство по п. 1, о т л ичающеес  тем, что блок управлени  содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвига соединен с вторыми входами триггера, пер (Л вого и третьего элементов И и  вл етс  третьим выходом блока управлени , второй выход регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ  вл ютс  соответственно первым и вторым выходами блока управлени , третий вход первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвиг а, первый вход три1ггера ,первый вход регистра сдвига,первый и третий входы первого элемента И  вл ютс  входами блока управлени  .

Description

« . Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам(ЗУ) , выполненным на полупроводниковых динамических элементах. Известны ЗУ, содержащие полупроводниковые динамические блоки пам ти схему контрол , регистр адресаj счетчик5дешифраторы и генератор ГН Недостатком устройства  вл етс  отсутствие исправлени ,ошибок, возникающих при хранении информации в пам ти, и, вследствие этого, высока  надежность работы устройства. Наиболее близким к изобретению  вл етс  динамическое ЗУ с самоконтролем , содержащее накопители на полу проводник овых динамических элементах пам ти, информационные входы и выходы которых через регистр числа соединены с числовыми шинами и входом блока контрол , входы выборки накопителей соединены свыходами дешифратора , входы которого через дополнительный селектор св заны с выходами дополнительного счетчика и одними выходами регистра адреса, входы обра щени  - регенерации через основной селектор - с выходами основного счетчика и другими выходами регистра адреса, входы которого соединены с адресными шинам -, тактовый генератор , первые выходы которого соединены со стробирующим входом дешифратора и входом дешифратора и входом режима накопителей, вторые - с управ л ющими входами основного и дополнительного селекторов, и счетным входом основного счетчика, а вход такто вого генератора соединен с входной управл юа1,ей шиной, счетный вход дополнительного счетчика соединен с выходом переноса основного счетчика 2 . , Однако в известном устройстве происходит лишь обнаружение самого факта по влени  ошибок, возникающих в процессе работы и не предусмотрено исправление ошибок аппаратным спосо бом. Цель изобретени  - повышение надежности устройства путем совмещени  регенерации информации, котора  в пам ти динамического типа производитс  непрерывно, со считыванием., контролем и исправлением информации Поставленна  цель достигаетс  тем, что в динамическое запоминающее устройство с коррекцией ошибок, со252 держащее накопитель, регистр адреса, счетчик, дешифратор, первый коммутатор , одни выходы которого соединены с первым входом накопител , другие с входом дешифратора,, выход которого подключен к второму входу накопител , первый вход первого коммутатора соединен с выходом регистра адреса, вход которого  вл етс  адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, введены формирователь корректирующих сигналов, регистр регенерации, второй ком1-{утатор, блок коррекции, блок управлени , причем первый вход второго коммутатора соединен с выходом формировател  корpeктиJ yющиx сигналов, вход которого  вл етс  информационным входом устройства , выход регистра регенерации соединен с вторыг- входом второго коммутатора, выход которого подключен к третьему входу накопител , выход которого соединен с входом блока коррекции, один выход которого подключен к входу регистра регенерации и  вл етс  информационным выходом устройства, а другой выход к одному входу блока управлени . первый и второй выходы которого соединены с третьи}.- и четвертым входами накопител , третий выход блока управлени  подключен к входу счетчика и третьим входам коммутаторов друт--ие входы блока управлени   вл ютс  управл ющшчи входами устройства . Причем блок управлени  содержит регистр сдвига, элементы И элементы ИЛИ, триггер, первый выход регистра сдвига соединен с вторыми входами триггера, первого н третьего элементов И и  вл етс  третьим выходом блока управлени , второй вых,од регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига -соединен с первым входом второго элемента И, второй вход, которого под слючен к выходу триггера, выход первого элемента И соединен с первым входом первого злемента ИЛИ, второй вход которого подключен к выходу второго элемента И к второму в-ходу второго элемента ИЛИ третий вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ  вл ютс  соответственно пер вым к вторым выходами блока управле311

и , третий вход первого элемента И оединен с первым входом третьего лемента И и вторым входом регистра двига, первый вход триггера, первый ход регистра сдвига, первый и третий входы первого элемента И  вл ют  входами блока управлени .

На фиг, 1 приведена структурна  схема устройства; на фиг. 2 - скема лока управлени .

Запоминающее устройство содержит акопитель 1 на полупроводниковых элементах пам ти 1, формирователь 2 корректирующих сигналов, блок3 коррекции, регистр 4 регенерации, второй коммутатор 5, счетчик 6, регистр 7 адреса, первый коммутатор 8, дешифратор 9, блок 10 управлени .

Блок 10 управлени  содержит регистр 10.1 сдвига, три элемента И 10.2 - 10.4J два элемента ИЛИ 10.5 и 10.6, R5 -триггер 10.7.

Вход 11  вл етв  адресным входом уст|войства, входы 12 и 13 информационными входами и выходами устройства , входы 14 - 16 - управл ющими входами устройства.

Устройство работает следующим образом.

По шине 15 на второй вход блока управлени  поступает синхронизирующа  сери . Сигнал обращени  к пам ти поступает по шине 16 на первый вход узла управлени  и совпадает по времени с импульсами синхронизирующей серии. Частота синхросерии в три раза больше частоты сигналов обращени . При поступлении по шине 16 сигнала обращени  на первом выходе регистра 10.1 устанавливаетс  единич ный уровень, а на втором и третьем нулевые . Если по шине 14 в это врем  подаетс  единичный уровень (сигнал Запись), то открываютс  элементы И 10.2 и 10..4, и на выходах элементов ИЛИ 10,5 и по вл ютс  единичные уровни, под воздействием которых-в накопителе производитс  запись информации. Если при наличии сигнала обра1цени  по шине 14 подаетс  нулевой уровень, то открываетс  только элемент И 10,4 и единичный уровень по вл етс  только на выходе элемента ИЛИ 10, воздействием которого в накопителе происходит считывание информации.

По второму синхроимпульсу единичный уровень переписываетс  на втррой выход регистра 10,1 и через

36254

элемент ИЛИ 10.6 подаетс  в накопитель , где вызывает считывание информации . В этом такте происходит регенераци , считывание и контроль

5 информации. В случае обнаружени  ошибки в этом такте управл ющим сигналом, поступающим на S -вход, взводитс  R5 -триггер 10.7.

Третий синхроимпульс переписьшает

fQ единичный уровень на третий выход регистра, если R5 -триггер находитс  в единичном состо нии, и по вл ютс  единичные уровни на выходах элементов ИЛИ 10.5 и 10,,6. Произво г дитс  запись в накопитель. Четвертый синхроимпульс/совпадающий с сигналом обращени )устанавливает единичный уровень на первом выходе регистра 10.1.

Таким образом, промежуток времени между сигналами обращени  регистром 10.1 делитс  на три такта. В первом такте при наличии сигнала обращени  происходит запись или считывание „ информации, во втором - регенераци  и чтение информации дл  ее контрол , в третьем - запись в пам ть скорректированной информации, если в предыдущем такте обнаружена ошибка. Сигналом первого такта производитс  сброс RS -триггера 10,7, фиксирующего ошибку в слове, считанном во втором такте, кроме того, единичный уровень этого сигна-ча подключает через первый коммутатор 8 на адресные шины

35 пам ти и входы дешифратора выходы регистра адреса, а на информационные входы пам ти через второй коммутатор - выходы формировател  корректирующих сигналов. Нулевой уровень

40 этого сигнала подключает на соответствующие входы пам ти выходы счетчика и регистра регенерации. Передним фронтом этого сигнала производитс  добавление единицы к содержимому

45 счетчика.

В цикле записи на информационную шину 12 подаетс  информаци , подлежаща  записи в пам ть, с адресной шины 11 на регистр 7 адреса поступает код адреса, по шине 16 на вход блока 10 управлени  поступает сигнал обращени , а по шине 14 - сигнал записи. В формирователе 2 корректирующих сигналов происходит формиро55 ванне дополнительных битов Хэмминга,позвол ющих обнаруживать и исправл ть одиночные ошибки. С выхода блока 2 информационные биты 5 и биты кода Хэмминга подаютс  на вход второго коммутатора. Единичный сигнал с третьего выхода блока 10 управлени  подключает через первый коммутатор 8 на адресные входы пам ти накопитель 1 и вход депгафрат ра 9 содержимое регистра 7 адреса, а через второй коммутатор 5 на информационные входы пам ти накопител 1подключаютс  выходы формировател  2корректирующих сигналов. Под воздействием управл ющих сигналов с первого и второго выходов блока 10 управлени  в накопителе 1 производи с  запись информационных битов и дйполнительных битов кода Хэмминга. В цикле считывани  с адресной шины 11 поступает код ареса, с шин 16 - сигнал обращени , с шины 14 сигнал считывани . Работа адресной части аналогична циклу записи. Под воздействием управл ющего сигнала с второго выхода блока 10 управлени в накопителе 1 происходит считывани информации по адресу, прин тому на регистр 7 адреса. Считанные биты информации и биты кода Хэмминга поступают в блок 3 коррекции информации , где. В случае обнаружени  одиночной ошибки, происходит ее исправ ление и вьщача навыходную информационную шину 13. Одновременно эта информаци  заноситс  на регистр 4 регенерации. Запись или считывание информации по сигналу обращени  про исходит в первом такте работы устройства . Во втором такте, блок 10 управлени  нулевым уровнем на третьем выходе подключает через первый коммутатор 8 на адресные входы накопител 56 1 и входы дешифратора 9 содержимое счетчика 6, под воздействием сигнала с второго выхода блока 10 управлени  происходит считывание из накопител  1 информационных и контрольных . битов в блок 3 коррекции. С выхода блока коррекции исправлени  информа1ЩЯ записываетс  в регистр 4 регенерации . В случае обнаружени  ошибки блок коррекции вьщает сигнал, который фиксируетс  на RS -триггере блока управлени . В этом такте периодически , независимо от наличи  сигнала обращени  происходит регенераци  хран щейс  в пам ти информации и ее контроль. В случае обнаружени  в такте регенерации одиночной ошибки блок управлени  сигналами с первого и второго выходов включает режим записи в накопителе 1 и нулевым уровнем на третьем выходе блока 10 управлени  через первый коммутатор подключает на адресные входы накопител  1- и входы дешифратора 9 содержимое счетчика 6, а через второй коммутатор на информационные входы накопител  1 - содержимоерегистра регенерации. Происходит запись скорректированной информации по адресу, в котором бьта обнаружена ошибка в предьщущем такте регенерации . Таким образом, в предлагаемом устройстве происходит периодический, независимый от наличи  сигнала обращени  контроль информации и исправление одиночных ошибок, что существенно уменьшает веро тность по влени  неисправимых двойных ошибок, которые могут возникнуть при длительНОЙ работе пам ти.

//

12

16

15

10

74

/J

Фиг. 1

RG

Г0.1

J

ОтЗ

HI

5 W.Z

w.s

L

К1

а

10.

70.6

М5,6,в

Ф(/г.г

Claims (2)

1. ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, регистр адреса, счетчик, дешифратор, первый коммутатор, одни выходы которого соединены с первым входом накопителя, другие - с входом дешифратора, выход которого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л и- ч а ю щ е ее я тем, что, с целью повышения надежности устройства, в него введены формирователь корректирующих сигналов, регистр регенера-. ции, второй коммутатор, блок коррекции, блок управления, причем первый вход второго коммутатора соединен с выходом формирователя корректирующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопителя, выход которого соединен с входом блока коррекции, один вход которого подключен к входу регистра регенерации и является информационным выходом устройства, а другой выход - к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, третий выход блока управления под ключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления являются управляющими входами устройства.

2. Устройство по п. ^отличающееся тем, что блок управ ления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвига соединен с вторыми входами триггера, первого и третьего элементов И и является третьим выходом блока управления, второй выход регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управления, третий вход >

первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвига, первый вход триггера, первый вход регистра сдвига,первый и третий входы первого элемента И являются входами блока управления .