SU1249520A1 - Устройство дл контрол передачи информации - Google Patents

Abstract

Изобретение относитьс  к вычислительной технике, в частности к системам передачи данных, и может быть использовано дл  ввода информации в ЭВМ. Цель изобретени  - повьниение достоверности контрол  передачи информации . С этой целью в устройство, содержащее блок приема информации, блок буферной пам ти, блок контрол , ренерсивный счетчик, первый счетчик повторений ввода информации шифратор, триггер, элемент И и элемент ИЛИ, введены второй счетчик повторений ввода информации, второй элемент ИЛИ, элемент запрета и три элемента И. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к области вычислительной техники, в частности к системам передачи данных, и может быть использовано, например, дл  ввода информации в ЭВМ;

Цель - изобретени  повышение достоверности контрол  передачи информации .

На фиг. 1 изображена структурна  схема устройства; на фиг.2- схема блока контрол ; на фиг. 3- временна  диаграмма работы устройства при формировании двух перезапросов.

Устройство содержит блок 1 приема информации, блок 2 буферной пам ти, блок 3 контрол , реверсивный счетчик 4, элемент 5 запрета, триггер 6, первый 7 и второй 8 счетчики повторений ввода информации, шифратор 9, первый 10, второй 11, третий 12, четвертый 13 элементы И, первый 14 и второй 15 элементы 1-ШИ.

Информаци  поступает в устройство по линии 16, а считываетс  в ЭВМ по линии 17 при поступлении сигнала, разрешающего считывание по линии 18. По линии 19 на передающее устройство выдаетс  перезапрос, а на шину 20 - сигнал об отсутствии канала (линии) св зи.

Блок 3 контрол  содержит регистр 21, сумматор 22 и элемент НЕ 23.

Устройство работает следующим t образом.

В исходном состо нии счетчики 7 и 8 наход тс  в нулевом, состо нии, при этом на первом выходе счетчика 8 имеетс  сигнал, который через элемент ШТИ 15 поступает на второй вход элемента И 12. Триггер 6 находитс  в нулевом состо нии, при котором на его первом выходе имеетс  сигнал О, и элемент 5 запрета открыт. С линии 16 на блок 1 поступает информаци . В блоке 3 повтор етс  правиль ность приема, например, по четности. Если ошибки нет, то на втором выходе блока 3 по вл етс  сигнал отсутстви  ошибки, через открытый элемент 5 передающийс  в блок 2 буферной пам ти и разрешающий запись информации в блок 2, котора  затем по сигналу, поступающему по линии 18, может быть считана, например, в ЭВМ. Счетчик 4 обеспечивает подсчёт пачек информа- ции, записанных в блок 2 и считанных в ЭВМ, определ   тем самым заполнение блока 2 буферной пам ти. Если

10

15

20

25

45 50 55

249520

на выходе счетчика

30

35

40

4 сигнал отсутствует , то перезапрос не формируетс  и в следующем такте в блок 1 поступает нова  информаци .

Если при приеме информации обнаружена ошибка, на первом выходе блока 3 по вл етс  сигнал, который через элемент ИЛИ 14 поступает на вход хшфратора 9 и считанный вход счетчика 7, На выходе шифратора 9 формируетс  сигнал перезапроса, а счетчик 7 подсчитывает число перезапросов. Запись информации в блок 2 в этом случае не производитс . В ответ на перезапрос в следующем такте на вход блока 1 поступает стара  информаци , котора  подвергаетс  обработке в рассмотренном пор дке до тех пор, пока не произойдет правильный прием информации. В этом случае она будет записана в блок 2, а счетчик 7 сигналом , поступаюш нм на его первый вход, будет установлен в исходное состо ние. Повторение перезапросов продолжаетс  до тех пор, пока не превысит заданного числа п , на которое рассчитан счетчик 7. При этом на его выходе формируетс  сигнал неисправности .

В ходе приема правильной информации счетчик 4 провер ет заполнение блока 2 буферной пам ти по заданному условию, например, по условию заполнени  половины  чеек. В этом случае, т.е. при выполнении этого услови , на выходе счетчика 4 формируетс  сигнал заполнени , который поступает на вход элемента И 10. При этом, если очередной цикл приема прошел без ошибки, то сигналом со второго выхода блока 3, прошедшим через элемент 5, информаци  записываетс  в блок 2, а этим же сигналом прошедшим через элемент И 10, триггер 6 перебрасываетс  в единичное состо ние . Сигнал с первого выхода триггера 6 закрывает элемент 5 и поступает на первые входы элементов И 12 и 13. На выходе элемента И 12 по вл етс  сигнал , который, пройд  через элемент ИЛИ 14, формирует сигнал перезапроса и подсчитываетс  счетчиком 8. Устройство переходит в режим дополнительных перезапросов, формирующихс  при повторном приходе информации, котора , однако, в блок 2 не записываетс , так как элемент 5 закрыт. После фор- мировани  п перезапросов по вл етс 

3

сигнал на (п+1)-ом выходе второго счетчика, а сигнал на втором входе элемента И 12 пропадает. При приходе очередной правильной повторной комбинации переза прос не формируетс  и она не записываетс  в блок 2. При этом на выходе элемента И 1 1 по вл етс  сигнал, по обратному фронту которого триггер 6 перебрасываетс  в нулевое состо ние, элемент 5 открываетс , подготавлива  устройство к приему новой комбинации, а счетчик 8 сбрасываетс  в исходное состо ние.

Claims (2)

1. Устройство дл  контрол  передачи информации, содержащее блок приема информации, блок буферной пам ти , реверсивный счетчик, триггер, первый элемент И, первый элемент ИЛИ, первый счетчик повторений ввода информации, шифратор, блок контрол , причем вход блока приема информации подключен к информационному входу устройства, выход блока приема информации соединен с информационными входами блока буферной пам ти и блока контрол , первый выход блока контрол  соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу шифратора, выход которого  вл етс  выходом сигнала повторени  ввода информации в устройство, выход блока буферной пам ти  вл етс  информационным выходом устройства, вход считывани  блока буферной пам ти объединен с входом управлени  счетом реверсивного счетчика и подключен к входу разрешени  считывани  устройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены второй элемент ИЛИ, второй счетчик повторений ввода информации, второй, третий и четвертый элементы И и элемент запрета, причем единичный и нулевой входы триггера соединены соот49520

ветственно с выходами первого и второго элементов И, первый вход первого элемента И соединен с выходом переполнени  второго счетчика повторений

5 ввода информации, информационные выходы которого подключены к соответ- cTByronuiM входам второго элемента ИЛР1, выход которого соединен с первым входом третьего элемента И, вто10 рой вход которого объединен с входом сброса первого счетчика повторений ввода информации, первым входом элемента- запрета, вторым входом второго элемента И, первым входом четвертого

15 элемента И и подключен к второму выходу блока контрол , второй вход элемента запрета объединен с третьим входом третьего элемента И, вторым входом четвертого элемента И и под20 ключей к. пр мом выходу триггера, инверсный выход которого подключен к входу сброса второго счетчика повторений ввода информации, третий вход четвертого элемента И объединен

25 со счетным входом первого счетчика повторений ввода информации и подключен к выходу первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход эле30 мента запрета соединен с входом разрешени  записи блока буферной пам ти и первым входом первого элемента И, второй вход которого - соединен с выходом реверсивного счетчика, выход переполнени  первого счетчика повторени  ввода информации  вл етс  выходом признака неисправности устройства.

2. Устройство по п. 1, отличающеес  тем, что блок конт40 рол  содержит регистр, сумматор по модулю два и элемент НЕ, причем выходы разр дов регистра подключены к соответствующим входам сумматора по модулю два, выход которого соединен

45 с входом элемента НЕ и  вл етс  первым выходом блока, выход элемента НЕ и вход регистра  вл ютс  соответ- . ственно вторым выходом и входом блока.

35