SU1034069A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЩЕЕ УСТРОПСГВО, содержащее накопитель, информационные входы и выходы которо- . го  вл ютс  соответственно информационными входами и выходами устройст ва, сумматор, элементы И-ИЛИj,первые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соеди- . йен с входами элементов И-ИЛК и  вл етс  первым управл ющим входом устройства, первый и второй счетчики адреса, входы которого  вл ютс  соответственно и третьим управл ющими входами устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него-введены триггер, элемент И, тре тий счетчик адреса, вход которого соединен с первым входом триггера и выходом Переполнение второго счетчика адреса, выходы третьего счетчика адреса соединены с одними входами сумматора, другие входы которого соединены с входами элементов.И-ИЛИ, третьи и четвертые входы которых со .ответственно соединены с выходами первого и второго счетчиков адреса, выход Переполнение первого счетчика адреса соединен с вторым входом 1 триггера, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, а выход элемента И соеС динен с входом Перенос сумматора, выходы которого соединены с адресныQ С ми входами накопител .

Description

Со 4i О

а

CD Изобретение относитс  к вычислительной технике и может быть использовано в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплек сов.« Известно буферное запоминающее устройство, в котором используетс  метод перекрестно-последовательного о ратани , позвол ющий осуществл ть двусторонний обмен информацией и сов мещать процессы ввода в буферное запоминающее устройство и вывода инфор мации из него Однако использование известного устройства в системах ввода информации многоканальных измерительных комплексов, когда последовательность опроса каналов неизменна, а их количество равно или кратно и превышает количестйо  чеек буферного.запоминаю щего устройства, отказ одной или нес кольких  чеек накопи-тел  приводит к потер м информации от .одного или нес кольких каналов. Наиболее близким к предлагаемому  вл етс  буферное запоминаи цее устройство , содержащее накопитель,ийформационные входы и выходы которо- . го соответственно  вл ютс  информационными входами и выходами устройства , сумматор, элементы И-ИЛИ,первые входам которых подключены к выходу элемента НЕ, вход элемента НЕ соединен с вторыми входами элемен тов И-ИЛИ и  вл етс  первым управ л  jo щим входом устройства, первый и второй счетчики адреса, входы которых  вл ютс  соответственно вторым и тре тьим управл ющими входами устройства :2 . Недостатком такого устройства  вл етс  низка  надежность, обусловлен на  большим количеством о.борудовани  схем формировани  адресов обращени  к накопителю. Цель изобретени  - повышение надежности устройства за счет его упрощени  . Поставленна  цель достигаетс  тем, что в буферное запоминанвдее уст ройство, содержащее накопитель, информационные входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройст ва, сумматор, элементы. И-ИЛИ, первые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соедииен с вторыми входами элементов И-ИЛ и  вл етс  первым управл ющим входом устройства, первый и второй счетчики адреса, входы которых  вл ютс  соот- ветственно вторым и третьим управл ю щими входами устройства, введены .триггер, элемент И, третий счетчик адреса, вход KOTOPOJ O соединен с пер вым входом tpHrrepa и выходом Пере7 полнение второго счетиика адреса, выходы третьего счетчика адреса соединены с одними входами сумматора, другие входы которого соединены с входами элементов И-ИЛИ, третьи и четвертые входы которых соответствен но соединены с -выxoдa « первого и второго-счетчиков адреса, выход Переполнение первого счетчика адреса соединен с вторым входом триггера, выход которого соединен с первым входом элемента И, второй вход которого соединен с-выходом элемента НЕ, а выход элемента И соединен с входом Перенос сумматора, выходы которого соединены с адресными входами накопител . На чертеже представлена структурна  схема буферного запоминающего устройства. Устройство содержит накопитель 1, cyimaiop 2, элементы 3 И-ИЛИ, элемент 4 НЕ, шину 5 кода операции, первый счетчик 6 адреса, второй счетчик 7 адреса,, шину 8 модификации адреса записи, шину 9 модификации адреса чтени , третий счетчик 10 адреса, триггер 11, элемент 12 И. Устройство работает следующим образом . Перед началом --рйботы счетчики 6, 7 и 10 адреса устанавливаютс , как и триггер 11, -в нулевое состо ние (цепь начальной установки на чертеже не показана ). Емкость буферного зaпo инaющeгo устройства определ етс  разр дностью первого счетчика б адреса (второго счетчика 7 адреса) и составл ет V 2 слов, где К количество разр дов первого счетчика б (второго счетчика 7 адреса). При выполнении операции записи информации в накопитель 1 на шине 5 КОД9 операции устанавливаетс  низкий уровень сигнала, который, воздейству  через элемент 4 НЕ на первые входы элементов 3 И-ИЛИ, подключает к вторьм входам сумматора 2 выходы первого счетчика б- адреса. Текущий адрес записи формируетс  на выходах сумматора 2 как сумма содержимого первого счетчика 6 адреса и содержимого третьего счетчика 10, выходы которого соединейы с первыми входами сумматора 2, с учетом сигнала на входе Перенос сумматора 2. Высокий уровень сигнала на выходе элемента 4 НЕ, воздейству  на элемент 12 И подключает ко входу переноса сумматора 2 выходной сигнал триггера 11. В накопитель 1 по адресу, сформированнс 1у на выходах сугФ1атора 2, осуществл етс  запись информации с входных иин числа. По окончании записи сигналом на шине 8 модификаци  адреса записи добавл етс  единица к содержимому первого счетчика 6 адреса записи. При выполнении операции чтени  информации из накопител  1 на шине 5

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, информационные входы и выходы которо* . го являются соответственно информационными входами и выходами устройст ва, сумматор, элементы И-ИЛИпервые входы которых соединены с выходом элемента НЕ, вход элемента НЕ соеди- . иен с вторыми входами элементов И-ИЛИ и является первым управляющим входом ' устройства, первый и второй счетчики адреса, входы которого являются соответственно вторым и третьим управля ющими входами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены Триггер, элемент И, тре< тий счетчик адреса, вход которого соединен с первым входом триггера и выходом Переполнение второго счетчика адреса, выходы третьего счетчика адреса соединены с одними входами сумматора, другие входы которого соединены с входами элементов.И-ИЛИ, третьи и четвертые входы которых соответственно соединены с выходами первого и второго счетчиков адреса, выход Переполнение первого счетчика адреса соединен с вторым входом триггера, выход которого соединен с § первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, а выход элемента И соединен с входом Перенос сумматора, выходы которого соединены с адресными входами накопителя.

   G ·