SU1437923A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства дл  систем сбора и обработки информации. Цель изобретени  повышение надежности буферного запоминающего устройства. Устройство содержит блок 1 пам ти, мультиплексор 2, счетчики. 3 и 4, ревер- сивньш счетчик 5, дешифратор 6, селектор 7, формироватапь 8 импульсов, регистры 9 и 10, блок 11 сравнени , блок 12 контрол , элементы 13-16 задержки , блок 17 синхронизации, элементы И 18-22, элементы ИЛИ 23-25, эпементы НЕ 26-28. 1 ил.

Description

гз

Изобретение относитс  т; вьгпгсли- тельной технике и может быть использовано в качестве буферного запог ш- нающего устройства дл  систем сбора и q6pa6oTKM информации ,.,

Цель иэобретен1-1  - гшвыиение надежности буферного  апоошнакмтего устрОЙСТВЗо

На чертеже привгдЕ}:а структурна  схема предложеикого устройстза,

УстройстБО содерж гг олок t iss.,,,i-- ти. мультиплексор 2,. счетчики 3 и 4, реверсивный счетч гк 5, ;iei ; ffipa rop о, селектор 7 фор жровй агь 8 импуль- coBj регистры 9 и 10,, блок i1 сравн  ни , блок 12 контрол  элементы 3--1о задержки, блок 17 синхронизации,, зле-- менты И 18-22, элементы ИЛИ 23-255 элементы НЕ 26-28 j информационные вхо ды 29 и выходы 30, входы 3is32 управлени , выходы 33-36 у.;равдеь г: , BXOJ 37 установки.

Селектор 7 ксткет , ь:лпо.; чь -: ;:. виде последоват 2лько соед:п1е1-;.ньгк да- шифратора к элемента FJIH  ли посто ; ного запо1.1инающего ycTpoftc Ba.. Б ка-- честве блока 12 :.10г тролл .юлсаг использован сумматор по : одулю дБа„

Устройство работает следуюищк об- разом.

Перед началом работы сигналом по входу 37 установки счетчики 3, 4 и 5 регистр 10 и блок Г/ синхроггазат.т к устанавливаютс  в изглейоз состо ний

При выполнении операции записи за писываемые данные поступают иа входы 29 устройства в сопровождении сигнала сопровойздени  по входу 3 ; устрой-- ства, который осуществл ет запись дан ных в регистр 9s Одкозремекпо с этим сигнал по входу 31 через элемент ИЛИ 23 и блок 17 сннхронизащ-vH поступает на вход )7 мультиплексора 2, которьш подключает к адресным входам блока 1 пам ти вьшодь счетчио .1

ка Jj который  вл етс  формироватаче текущего адреса записи даиь ых в блок 1 пам ти в Сигнал с выхода блока 17 синхронизацииJ нроходй через элемент 13 задержки, поступаи;т на вкод формк ровател  8j БЬСШДНОЙ сг-м нал которого осуществл ет запись данньж з блок 1 пам ти Задним Фронтом сигнала-на вы ходе блока 17 си- хронизадйи произвс- дитс  модификаци  содери ного счетчк ков 3 и 5j т.е. к их содер лшыому до-- бавл етс  единица. Сигнал сопровож-- дени  по входу 31„ задержанный на

элег -генте 14 задержки, опрашивает элемент И 18j. на выходе которого по вл етс  сигнал при наличии состо ний Буфер не заполнен и Дублирование Склевал Дублирование формируетс  селектором 7, на вход которого поступает адресный признак информагщонно- го канала, данные которого должны быть записаны в блок 1 пам ти дважды ПС- последовательно возрастающим адресам ,. Втора  запись производитс  при условии наличи  свободной  чейки в блоке 1 пам ти. Работа устройства пр этом аналогична описанному.

При обработке запроса на чтение данных:,, поступающего по входу 32 уп- равх;ени  устройства, устройство работает следующим образом.

Сигнал по входу 32, проход  через элемент ИЛИ,24,, блок 17 синхронизаци и элемент 15 задержки, опрашивает эле г.; ент И 19 о Низкий уровень сигнала, прчсутствуюпЦ Ш на входе управлени  Ь5у,иьтиплексора 2, подключает к адресным входам блока 1 пам ти выходы счетчика 4j к-оторый  вл етс  формирова- гелем текущего адреса чтени ,, Произ- води:тс  чтение данных из блока 1 пам ти о Считанные данные из блока 1 пам ти контролируютс  на правильность блоком 12 контрол . Блок 11 сравнени  сравнивает считанные данные с данными, считанньп-ш в предьиущем цикле чтени  и хран щимис  в регистре 10„ На выходе элемента И 19, т.е. ка. выходе 33 устройства, по вл етс  сигнал,, который  вл етс  сигналом сопровождени  данных на выходах 30 З- стройства в том случае, если блок 12 контрол  не обнаружит ошибки в считанных данных и эти данные будут отличатьс  от данных, считанных в предьщущем цршле чтени . Если же одно КЗ этих условий не выполн етс , , на выходе одного из элементов НЕ 26s 275 Э- следовательно, и на выходе элемента РШИ 25 присутствует высокий уровень сигнала, то выходной сигнал элемента И 20 опрашивает эле- гчвиты И 21е22„ При наличии состо ни  Буфер пуст ка выходе элемента И 22 по витс  сигнал, поступающий через элемент 16 задержки на вход элемента ИЖ 24 как повторный запрос на чтение данных из блока 1 пам ти. Если же при этом на выходе элемента НЕ 23 высокий - тэовень сигнала, т.е. имеет место состо ние Буфер пуст,

3143

то выходной сигнал элемента И 21 поступит на выход 36 устройства, свидетельству  о ненормальном завершении операции чтени . Задним фронтом сигнала на выходе элемента И 19 производитс  запись в регистр 10 считанных данных. Задним фронтом сигнала на выходе чтени  блока 17 синхрониза

го элемента И соединен с вторым входом второго элемента Н через первый элемент НЕ, .четвертый элемент И, о т - ли чающеес  тем, что, с целью повышени  надежности устройства , в него введены первый и второй регистры, блок контрол , блок синхронизации , блок сравнени , второй и

20

ции производитс  модификаци  содержи- ю третий элементы НЛП, п тый элемент И, мого счетчика 4 (добавл етс  единица) и счетчика 5 (вьгчитаетс  единица) , Низкие уровни сигналов на выходах дешифратора 6, т.е. на выходах 34 и 35 устройства, свидетельствуют о состо ни х Буфер заполнен и Буфер пуст соответственно. Повторное выполнение операц 1и чтени  выполн етс  устройством аналогично.Блок 1 7 синхронизации предназначен дл  разрешени  конфликтных ситуаций при одновременном поступлении запросов на запись и чтение данных.

Дл  нормальной работы устройства величина задержки сигнала на элемен- ,тах 14, 16 задержки должна быть не менее суммы времени двух циклов обращени  к блоку 1 пам ти,

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство, содержащее блок пам ти, информационные выходы которого  вл ютс  информационными выходами устройства, адресные входы блока пам ти подключены к выходам мультиплексора, информационные входы которого - соединены с выходами первого и второго счетчиков

   третий и четвертый элементы задержки, второй и третий элементы НЕ, причем информационные входы первого регист- ра соединены с информационными входа-

   15 ми устройства, первый вход управлени  которого подключен к входу управлени  первого регистра, первому входу второго элемента ИЛИ и входу третьего элемента задержки, выход которого соединен с вторым входом первого элемента И, третий вход и выход которого подключены к первому выходу дешифратора и второму входу второго элемента ИЛИ соответственно, первый вход третьего элемента ИЛИ  вл етс  вторым входом управлени  устройства, второй вход третьего элемента ИЛИ подключен к выходу второго элемента задержки, выходы второго и третьего элементов

   30 ИЛИ соединены соответственно с первым и вторьм вxoдa и блока синхронизации, первьш выход которого подключен к входу первого элемента задержки, входу управлени  мультиплексора, счетному входу первого счетчика и входу, пр мого счета реверсивного счетчика, второй выход блока синхронизации через четвертый элемент задержки соединен со счетным входом второго счетчика.

   25

   35

   соответственно5 вход управлени  блока 40 первыми входами четвертого и п того пам ти подключен к выходу формирова- элементов И, установочный вход блока

   синхронизации подключен к установочным входам устройства и второго ретел  импульсов, вход которого соединен с выходом первого элемента задержки , реверсивный счетчик, вход обратного счета которого подключен к счетному входу второго счетчика, а выходы реверсивного сч етчика соединены с входами дешифратора, первый выход которого  вл етс  первым выходом управлени  устройства, установочный вход реверсивного счетчика соединен с установочными входами первого и второго счетчиков и  вл етс  входом установки устройства, селектор, выход- которого подключен к первому входу первого элемента И, первый элемент ИЛИ, второй элемент задержки, второй и третий элементы И, первые входы которых объединены, второй вход третьегистра , информационные входы которо- {g го соединены с выходами блока пам ти, вxoдa ш блока контрол  и первыми входами блока сравнени , вторые входы которого подключены к выходам второго регистра, вход управлени  которо- 5Q го соединен с вторым выходом управлени  устройства и выходом п того элемента И, второй вход которого подключен к выходу блока контрол  и через второй элемент НЕ к первому вхо- сс ДУ первого элемента ИЛИ, третий вход п того элемента И соединен с выходом блока сравнени  и через третий элемент НЕ с вторым входом первого элемента ИЛИ, выход которого подключен

   третий элементы НЛП, п тый элемент И,

   третий и четвертый элементы задержки, второй и третий элементы НЕ, причем информационные входы первого регист- . ра соединены с информационными входа-

   ми устройства, первый вход управлени  которого подключен к входу управлени  первого регистра, первому входу второго элемента ИЛИ и входу третьего элемента задержки, выход которого соединен с вторым входом первого элемента И, третий вход и выход которого подключены к первому выходу дешифратора и второму входу второго элемента ИЛИ соответственно, первый вход третьего элемента ИЛИ  вл етс  вторым входом управлени  устройства, второй вход третьего элемента ИЛИ подключен к выходу второго элемента задержки, выходы второго и третьего элементов

   ИЛИ соединены соответственно с первым и вторьм вxoдa и блока синхронизации, первьш выход которого подключен к входу первого элемента задержки, входу управлени  мультиплексора, счетному входу первого счетчика и входу, пр мого счета реверсивного счетчика, второй выход блока синхронизации через четвертый элемент задержки соединен со счетным входом второго счетчика.

   гистра, информационные входы которо- го соединены с выходами блока пам ти, вxoдa ш блока контрол  и первыми входами блока сравнени , вторые входы которого подключены к выходам второго регистра, вход управлени  которо- го соединен с вторым выходом управлени  устройства и выходом п того элемента И, второй вход которого подключен к выходу блока контрол  и через второй элемент НЕ к первому вхо- ДУ первого элемента ИЛИ, третий вход п того элемента И соединен с выходом блока сравнени  и через третий элемент НЕ с вторым входом первого элемента ИЛИ, выход которого подключен

   514379236

   к второму входу четвертого элементавторого элемента И  вл ютс  четверИ , выход которого соединен с первым w выходом управлени  устройства,

   входом второго элемента И, выход вто-информационные входы блока пам ти

   рого элемента И подключен к входусоединены с выходами первой и второй

   второго элемента задержки,,а выходгрупп первого регистра, выходы втотретьего элемента И  вл етс  третьимрой группы которого соединены с вховыходом управлени  устройства, вто-дами селектора, рой выход дешифратора и второй вход