SU1022224A1 - Динамическое запоминающее устройство с самоконтролем - Google Patents

Abstract

ДИНАМИЧЕСКОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО С САЖЖОНТРОЛЕМ, содержащее , регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор , генератор TaKTpBisijf сигналов, регистр числа и &лок контрол , причем выходы первого и второго селекторов подключены Соответственно к адресньом входам накопител  и к входам дешифратора, выходы которого соединены с входами выборки накопител , первые входы селекторов подключены к выходам регистра адреса, вторые входы.первого и второго селекторов соединены соответственно с пр мыми выходами первого и второго счеТчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соединены соответственно с входом стробирован-и  дешифратора и с входом первого счетчика импульсов, информационные входы и выходы накопител  подключены соответственно к одним из выходов и входов регистра числа, управл ющий выход которого подключен к входу блока контрол , входы генератора тактовых сигналов  вл ютс  одними из управл ющих входов устройства, отличающеес  тем, что, с целью повышени  его надежности, в него введены счетчик режимов, котипаратор, триггер, регистр кодов ошибки, группы элементов И, группы элементов ИЛИ-НЕ, элементы Я и элемент ИЛИ, выход которого подключен к входу режимов накопител , а первый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и с первым пр мым выходе счетчика режимов, первый инверсный выход которого подключен к управл ющему входу компаратора , выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые входы первог го и второго элементов И подключены к выходу переноса первого счетчика импульсов, а выходы - соответственно к входу второго счетчика импульсов и к входу сброса триггера, инверс- . ный выход которого соединен с вторым входом первого элемента И, первыевходы элементов И первой и второй групп подключены соответственно кпр 1 «лм и к инверснЕШ выходам первого счетчика импульсор, а первые входы элементов и третьей и четвертой ю групп - соответственно к npavsuM и к инверсным выходам второго счетчика импульсов, вторые входы элементов ю ю И первой и третьей групп соединены с вторым инверсным выходом счетчика режимов, второй пр мой выход которо4iii го подключен к вторым входам элемен-тов И ВТОРОЙ и четвертой групп, третьи входы элементов И групп соединены с третьим инверсным входом счетчика режимов и первым входом третьего элемента И, второй вход и выход которого подключены соответс гвенно к выходу переноса второго счетчика импульсов и к входу счетчика режимов. выходы элементов и первой и второй групп соединены с входами элементов ИЛИ-HF первой группы, выходы эле 4ентов И третьей и четвертой групп, подключены к входам элементов ИЛИ-НЕ

Description

второй группы, одни из входов компаратора соединены с выходами элементов ИЛИ-НЕ.групп и другими входами регистра числа и  вл ютс  информационными входами устройства, другие выхо- ды регистра числа подключены к другим входам компаратора и  вл ютс /информационными выходами устройства, другим управл ющим входом и индикаторными выходами которого  вл ютс  соответственно второй вход второго элемента И, пр мой выход триггера, и третий пр мой выход счетчика режимов, : с1 контрольными И адресными выходами устройства  вл ют с  соответственно выходы регистра кодов ошибки и пр мые выходы второго счетчлка импульсов .

; i Изобре ение относитс  к вычислительной , технике и может быть исполь зовано дл  построени  высоконадежных динамических запоминак цих .устройств , снабженных встроенными сред ствами обнаружени  отказов. Известно динамическое запоминающее устройство с самоконтролем, содержащее накопитель, первый и второ регистры,-узел неравнозначности и узел переключени  режимов С 3 Недостаток указанного устройства - низкое быстродействие. Наиболее близким к предлагаемому  вл етс  динамическое запоминающее УСТРОЙСТВО с самоконтролем, содержащее нiaкoпитeлй на полупроводниковых элементах пам ти, информационны входы и выходы которых через регист числа сЬединены с информационными ишнами и входами блока контрол , эх ды выборки накопителей соединены с выходами дешифратора, входы обращени  - регенерации через первый селектор - с выходами первого счетчик и одними выходами регистра адреса, входы которого соединены с адресными шинами, тактовый генератор, первые выходы которого соединены со стробирующим входом дешифратора и входом режима накопителей, вторые с управл ющим входом первого селектора и счетным вхоЖом первого счетчика , вход тактового генератора сое динен с входной управл ющей шиной, первые входы второго селектс1ра соед нёны с другими выходами регисзфа ад реса, вторые входы - с выходами сче чика, управл ющий вход второго селек тора соединен с управл кнцим входом первого селектора, одни выходы - с адресными ьходс1ми накопителей, другие выходы - с входами дешифратора, счетный вход второго счетчика соединен с выходом переноса первого C4et4HKa 2 . Недостатками известного устройст ва  вл ютс  зависимость обнаружени  неисправности от характера записанной информации и невозможность вы в лени  отказов адресного тракта, а 2 также то, что это устройство не позвол ет обнаружить неисправности до начала решени  задачи, что;снижает его надежность. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем, что в динамическое запоминающее устройство с самоконтролем, содержащее регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор , генератор тактовых сигналов, регистр числа и блок контрол , причем выходы первого и второго селекторов подключены соответственно к адресным входам накопител  и к входам дешифг ритора, выходы которого соединены с входами выборки накопител , первые входы селекторов подключены к выходам регистра адреса, вторые входы первого и второго селекторов соединены соответственно , с пр мыми выходами первого и второго счетчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соеинены соответственно с входом стробировани  дешифратора и с входом первого счетчика импульсов, информационные входы и выходы накопител  подключены соответственно к одним из выходов и входов регистра числа, управл ющий выход которого подключен к входу блока контрол , входы генератора тактовых сигналов  вл ютс  одними из управл ющих входов устройства, введены счетчик режимов, компаратор, триггер , регистр кодов ошибки, группы элементов и, группы элементов ИЛИ-НЕ, элементы И и элемент ИЛИ, выход которого подключен к входу режимов накопител , а первый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и первым пр мым выходом счетчика режимов , первый инверсный выход которохо подключен к управл ющему входу | компаратора, выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые входы первого и второго элементов И подключены к выходу переноса первого счетчика импульсов, а выходы - соответственно к входу второго счетчика импульсов и к входу сброса триггера, инверсный выход которого соединен с вторым входом первого элемента И, первые входы элементов И первой и второй групп подключены соответственно к пр мым и к инверсньам выходам первого счетчика импульсов,а первые входы элементов И третьей и четвертой групп - соответственно к. пр ьФлм и к инверсным выходам второго , счетчика импульсов, вторые вход : лементов И первой и третьей групп соединены с вторым инверсным выходом счетчика режимов, второй пр мой выход которого подключен к вторым входам элементов И второй и четвертой групп, третьи входы -элементов И групп соединены с третьим инверсным входом счетчика режимов и первым вхо дом третьего элемента И, второй вход и выход которого подключены соответственно к выходу переноса второго счетчика импульсов и к входу счетчика режимов, вь1ходы элементов И первой , и второй групп соединены с входами элементов ИЛИ-НЁ первой группы выходы элементов И третьей и четвертой 37рупп подключены к входам элементов ИЛИ-.НЕ второй труппы, одни и входов компаратора соединены с выходами элементов ИЛИ-НЕ групп и другими входами регистра числа и  вл ютс  информационными входами устройства, другие выходы регистра числа подключены к другим входам компаратора и  вл ютс  информационными выходами ус ройства, другим управллощим входом и индикаторными выходами которого  вл  ютс  -соответственно второй вход второго элемента И, пр мой выход триггера и третий пр мой выход счетчика режимов, а контрольными и адресньвда выходами устройства  вл ютс  соответ ственно выходы регистра кодов ошибки и пр мые выходы второго счетчика импульсов. На чертеже представлена функциональна  схема предлагаемого устройст ва. Устройство содержит регистр 1 ад реса, первый и второй селекторы 2 и 3, первый и второй счетчики 4 и 5 импульсов, накопитель б, выполнен .ный на полупроводниковых элементах пам ти, дешифратор 7, генератор 8 тактовых сигналов, регистр 9 числа, блок 10 контрол , первую. 11, вторую 12, третью 13 и четвертую 14 группы элементов И, счетчик 15 режимов , первую 16 и вторую 17 группы элементов ИЛИ-НЕ, компаратор 18, регистр 19 кодов ошибки, триггер 20 первый 21, второй 22 и третий 23 элементы И и элемент ИЛИ 24. На чертеже обозна:чены адресные. входы 25, адресные выходы 26, один. из управл юйщх вх,одов 27, информа- ционные входы 28 и выходы 29, контрольные выходы 30, один из индикаторных выходов 31, другой управл ющий вход 32, предназначенный дл  ввода признака продолжени  контрол , и другой индикаторный выход 33 устройства.. Устройство работает следующим образом. Контрольному считыванию - регенераций прелоиествует тестирование накопител  6 с noMoinbij встроенных средств и обратным. адресным кодом, что существенно повышает достоверность контрол . После подачи на устройство сигнала предварительной установки.(не показан ) счетчики 4, 5 и 15, регийтры 1, 9 и 19 и триггер 20 приход т в исходное нулевое состо ние.. На входах 28 и выходах 29 присутствуют высокие: уровни напр жени , а на всех остальных входах и выходах низкие . На вторых входах групп 11 и 13 элементов И и на третьих входах групп 11-14 элементов И наход тс  высокие потенциалы и информаци  с пр мых выходов счетчиков 4 и 5 поступает на входы регистра 9. На входах и выходе элемента ИЛИ 24 присутствуют низкие уровни напр жени , что соответствует режиму записи в накопитель 6. Через врем  t 4 - .1 ja ( где Т р период регенераци ) генератор 8 начинает цикл регенерации. Содержимое счетчика 4 через селектор 2 поступает на адресные входы накопител  б, а содержимое счетчика 5 через селектор 3 - на входы дешифратора 7. Динамические запоминающие микросхемы требуют дл  записи или чтени  информации подачи двух синхронизирующих сигналов, первый из которых поступает с генератора 8 непосредственно на входы всех запоминающих микросхем накопител  6, а второй - на стробирующий вход дешифратора 7. Таким образом, сигналом с выхода дааИфратора 7 производитс  выбор в иакопителе 6 определенного р да из п микросхем пам ти (где п - длина кодового слова) . В результате в первом цикле регенерации нулевое число с входов 28 через регистр 9 поступает иа Входы накопител  б и записываетс  в его нулевую  чейку, а в остальных  чейках с нулевым номером строки происходит восстановление инфор-ации. По окончании цикла в счетчиК 4 с выхода генератора 8 добавитс  единица, котора  затем по витс  в младшем разр де входов 28 (на информационных входа:: 28 и выходах 29 единица соответствует нулевому потенциалу), Во втором цикле регенерации это число запишетс  в первую  чейку накопите л  б и т.д.. Данный режим работы устройства (запись в пр мом ещресном коде) пр текает Лри .нулевом состо нии :Счетч ка 15 (000) , которое сохранитс  до импульса переноса со счетчи ка 5. Этот импульс через элемент И 23 поступит на счетный вход счет чика 15 и изменит его состо ние на 001. В результате на входе элемейта ИЛИ 24 окажетс  высокий уровень напр жени , на его выходе также высокий уровень, и устройство перей дет в режим считывани . Одновременн разрешаетс  работа комапаратора 18 путем подачи низкого потенциала на его управл ющий вход. Таким образом в следующем цикле регенерации произойдет считывание нулевой  чейки накопител  ,б, содержимое которой через регистр 9 поступает на входы компаратора 18, а на другие входы подаетс  истинное значение содержи мого нулевой  чейки со счетчиков 4 и 5. Комапаратор 18 производит поразр дное сравнение информации и если с либки нет,, сигналы на его выходах отсутствуют. Затем происходит считывание всех остальных  чеек накопи.тел  б довыдачи импульса переноса со счетчика 5, после чего состо ние счетчика 15 010. Так как п его первом разр де снова по витс  нуль, то устройс.тво возвратитс  в режим записи , однако выйокий уровень напр жени  поступит теперь на вторые входы групп 12 и 14 элементов И, сл довательно, информаци  на входы 28 регистра 9 будет проходит с инверсных выходов счетчиков 4 и 5. В результате в накопителе б запишетс  инверсный адресный код. Когда состо ние счетчика 15 станет 011, начнетс  считывание этого кода по завершении которого в счетчике 15 окажетс  число 100. Единица с ег третьего пр мого выхода поступит на выход 33 как признак конца контрол  , сообща  внешним устройствам о готовности .запоминающего устройст ва к решению згшачи. ОдноЕ еменно запрещаетс  вьвдача содержимого счет чиков 4 и 5 на входы 28 регистра 9 путем установки низкого потенциала на третьих входах групп 14-14 элементов И. Р дальнейшем в режиме регенерации с генератора 8 на вход элемента ИЛИ 24 будет выдаватьс  высокий уровень напр жени , обеспечива  последовательное считывание  чеек накопител  6 и проверку их со держимого в блоке 10 контрол . Рассмотрим pai6oTy устройства при об наружении компаратором 18 ошибки в считанном слове. а этом случае отлична  от нул  информаци  с выходов поразр дного сравнени Компаратора 18 записываэтс  в регистр 19, а затем поступает на выходы 30. Одновременно при , несовпадении хот  бы в одном разр де с другого выхода компаратора 18 выдаётс  положительный имдульс, перевод щий триггер 20 в единичное состо ние . На пр мом выходе триггера 0 возникает высокий потенциал, который поступает на выход 31 устройства как признак ошибки, а низкий уровень напр жени  с его инверсного выхода запрещает прохождение импульсов переноса счетчика 4 через элемент И 21 на вход счетчика 5. Таким образом, на выходах 26 фиксируетс  код, соответствующий сщресу отказавшего р да запоминающих микросхем накопител  б, который совместно с кодом на выходах 30 позвол ет локализовать неисправность с точностью до одной микросхемы накопител  б. Получив сигнал с выхода 31, внешний процессор считывает информацию с выходов 26 и 30 и выставл ет высокий потенциал на вход 32 как признак продолжени  контрол . После прихода очередного импульса переноса счетчика 4 элемент И 22 открываетс  и возвращает триггер 20 в исходное состо ние, на втором входе элемента И 21 оказываетс  высокий уровень напр жени  и в счетчик 5 прибавл етс  единица. ЗАтем начинаетс  считывание из следующего р да запоминающих микросхем накопител  б. Получив признак конца контрол  по выходу 33, внешний процессор либо подключает резервное запоминающее устройство (при значительном числе неисправностей), либо обходит при решении задачи отказавшие области пам ти накопител  б, что нетрудно осуществить, так как они определ ютс  старшими разр дами адреса на выходе 26. Дл  возобновлени  контрол  устройства по рассмотренному алгоритму необходимо подать на него сигнал предварительной установки. После по влени  единицы на выходе 33 как признака конца контрол  внешние устройства системы могут начать обмен с накопителем 6. В режиме записи адрес выбранной  чейки по входам 25 поступает в регистр 1, а признак записи по входам 27 - в генератор 8. Последний стробирует селекторы 2 и 3, разреша  прохождение гщреса с регистра 1, и обеспечивает режим записи в. накопитель 6 установкой низкого потенциала на входе элемента ИЛИ 24. Записываемое число поступает на входы 28 и через регистр 9 на входы накопител  6. В режиме считывани  на вход элемента ИЛИ 24 с генератора 8 выдаетс  высокий потенциал , обеспечива  чтение  чейки накопител  б по адресу поступившему в регистр 1. Считанное число через регистр 9 проходит на выходы 29 и в блок 10 контрол , где определ етс  наличие ошбки.

Предпагаёмое устройство позвол ет существенно повысить .достоверность контрол  за счет вы влени  ошибок VHпа эакреппени  нул  (ши единицы, а также проверки адресного тракта, так как неиспрайности данного вида  вл 4tf

о

ютс  дл  ЗУ ocHoBHUNm, то надежность устройвтва значительно возрастает, проводить -профилактический крл троль

устройства до начала решени  задачи без использовани  стендового оборудо вани , организовать прогргммным путем обход отказавцшх облгостей накопи

тел . . .: - ,.: : -

Предлагаемое устройство OTJtrt4ai&T с  более высокой надежность по сравнению с .

MZHJ

.28

ш

Зв

Claims (1)

1. ДИНАМИЧЕСКОЕЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее. регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор, генератор тактовыу сигналов, регистр числа и блок контроля, причем выходы первого и второго селекторов подключены Соответственно к адресным входам накопителя и к входам дешифратора, выходы которого соединены с входами выборки накопителя, первые входы селекторов подключены к выходам регистра адреса, вторые входы.первого и второго селекторов соединены соответственно с прямыми выходами первого и второго счетчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соединены соответственно с входом стробирования дешифратора и с входом первого счетчика импульсов, информационные входы и выходы накопителя подключены соответственно к одним из выходов и входов¹ регистра числа, управляющий выход которого подключен к входу блока контроля, входы генератора тактовых сигналов являются одними из управляющих входов устройства, отличающееся тем, что, с целью повышения его надежности, в него введены счетчик режимов, компаратор, триггер, регистр кодов ошибки, группы элементов Й, группы элементов ИЛИ-НЕ, элементы И и элемент ИЛИ, выход которого подключен к входу режимов накопителя, апервый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и с первым прямым выходом счетчика режимов, первый инверсный выход которого подключен к управляющему входу компаратора, выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые входы первого и второго элементов И подключены к выходу переноса первого счетчика импульсов, а выходы - соответственно к 1 и к входу сброса триггера, инверс- . ный выход которого соединен с вторым входом первого элемента И, первые входы элементов И первой и второй групп подключены соответственно кпрямым и к инверсным выходам первого счетчика импульсов, а первые, входы элементов и третьей и четвертой групп - соответственно к прямым и к инверсным выходам второго счетчика импульсов, вторые входы элементов И первой и третьей групп соединены с вторым инверсным выходом счетчика режимов, второй прямой выход которого подключен к вторым входам элементов И второй и четвертой групп, третьи входы элементов И групп соединены с третьим инверсным входом счетчика режимов и первым входом третьего элемента И, второй вход и выход которого подключены соответс ?венно к выходу переноса второго счетчика

   .......... J входу второго счетчика импульсов fA

   V ΟνΛπν ФПИРРйП 3 tl импульсов и к входу счетчика режимов, выходы элементов И первой и второй групп соединены с входами элементов

   ИЛИ-HF первой группы, выходы элементов И третьей и четвертой групп, подключены к входам элементов ИЛИ-НЕ второй группы, одни из входов компаратора соединены с выходами элементов ИЛИ-НЕ.групп и другими входами регистра числа и являются информационными входами устройства, другие выходы регистра числа подключены к другим входам компаратора и являются/информационными выходами устройства, другим управляющим входом И индикаторными выходами которого являются соответственно второй вход второго элемента И, прямой выход триггера, и третий прямой выход счетчика режимов, а контрольными и адресными выходами устройства являются соответственно выходы регистра кодов ошибки и прямые выходы второго счетчика импульсов. ·