SU960960A1 - Многоканальное устройство дл контрол блоков оперативной пам ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известны многоканальные устройства дл  контрол  блоков оперативной пам ти.

Известно устройство, в котором используютс  различные корректирующие коды С1.

Недостатком этого устройства  вл етс  низка  достоверность контрол  .

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее блок управлени , блок формировани  теста, блок сравнени , регистр первый, блок формировани  адреса, испытываемые Ч.а , надежность блоки оперативнойПс1м ти , выходные регистры, блоки сравнени , коммутаторы первой группы, блок управлени  регистрирующим .устройством , регистрирующее устройство .

Недостатками известного устройства  вл ютс  невозможность проведени  испытаний дл  достаточно большой .партии блоков оперативной пем ти одновременно, невозможность регистрации времени возникновени  отказа блока с начала испытаний, опеределени  количества отказов за любой заданный промежуток времени в процессе испытаний, характера отказа (устойчивый или сбой) и места отказа, за счет чего снижаетс  надежность устройства.Целью изобретени   вл етс  повышение надежности устройства.

Поставленна  цель достигаетс  тем,

10 что в многоканальное устройство дл  контрол  блоков оперативной пам ти, содержащее основные коммутаторы, регистры считывани , схемы сравнени , блок местного управлени , выход кото15 рого подключен к входу блока индикации , усилители, блок управлени , первый и второй выходы которого подключены соответственно к входам блока формировани  -теста и блока формировани 

20 адреса, и регистр записи, входы которого соединены с выходами блока формировани  теста, а выход подключен к входу первого усилител , причем выход блока формировани  адреса соединен с

25 входом второго усилител , выход которого соединен с первыми входё1ми основных коммутаторов, третий выход блока управлени  подключеа к первым входам регистров считывани , выходы

30 которых соединены с первыми входами схем сравнени , вторые входы которых подключены к выходу первого усилител , а первые выходы - к вторым входам основных коммутаторов, вторые входы регистров считывани  и выходы усилителей  вл ютс  входами и выходами устройства, введены группы коммутаторов , генераторы сигналов, регистры сдвига, счетчики циклов и формирователи сигналов результата сравнени , счетчик текущего времени, элементы ИЛИ, счетчик отказов, счетчик сбоев, .дополнительные генератор сигналов, и коммутаторы, и буферный накопитель выход которого подключен к входу бло ка местного управлени , одни- из входов которого соединены с выходами основных и- дополнительных коммутаторов , формирователей сигналов результата сравнени  и коммутаторов групп, а другой вход  вл етс  управл ющим, причем первые выходы схем сравнени  подключены к первым входам формирователей сигн.алов результата сравнени , вторые входы которых соединены с вхо дами первого элемента ИЛИ, первыми входами генераторов сигналов, счетчиков циклов и первых коммутаторов групп, вторые входы которых подключе ны к выходу счетчика текущего времени j выходы генераторов сигналов соеди йены с первыми входами регистров сдв га, выходы которых подключены к вто . рым входам регистров сдвига, генераторов сигналов и счетчиков циклов и первым входам вторых коммутаторов .групп, вторые входы которых соединены с выходами счетчиков циклов, а . первые выходы - с третьими входами. схем сравнени  и входами второго эле мента ИЛИ, выход которого подключен к входу счетчика отказов, выход кото рого соединен с первым входом первого дополнительного коммутатора, второй вход которого подключен к первом выходу дополнительного генератора сигналов, второй выход которого соединен с первым входом второго дополнительного коммутатора, второй вход которого подключен к выходу счетчика сбоев, вход которого соединен с выхо дом третьего элемента ИЛИ, входы которого подключены к вторым выходам вторых коммутаторов групп, выход пер вого элемента ИЛИ соединен с входом блока управлени . На чертеже приведена структурна  схема предложенного устройства. Устройство содержит блок 1 управлени , блок 2 формировани  теста, регистр 3 записи,.первый усилитель 4 блок 5 формировани  адреса, второй усилитель 6, провер емые блоки 7 и 8 оперативной пам ти. Устройство содер жит также регистры 9 и 10 считывани  схемы. 11 и 12 сравнени , формировате ли 13 и 14 сигналов результата сравнени , основные коммутаторы 15 и 16, счетчик 17 текущего времени, первые коммутаторы.18 и 19 группы, генераторы 20 и 21 сигналов, регистры 22 и 23 сдвига, счетчики 24 и 25 циклов, вторые коммутаторы 2б и 27 группы, первый 28 и второй 29 элементы ИЛИ, счетчик 30 отказов, первый дополнительный коммутатор 31, дополнительный генератор 32 сигналов, генерирую щий сигналы с заданными периодом следовани , третий элемент ИЛИ 33, счетчик 34 сбоев, второй дополнительный коммутатор 35, буферный накопитель 36, блок 37 местного управлени  и блок 38 индикации. Устройство работает следующим образом. Блок 1 управлени  обеспечивает предусмотренный аглоритм работы всего устройства. Блок 2 форьадрует следую1дие тесты: 1, 1, 1, ,. 1, О, О, 1, О, 1, О, ... 1, 0; О, 1, О, 1, ... О,. 1, в совокупности позвол ют проконтролировать правильность записи , хранени  и считывани  информации в блоках 7 и В оперативной пам ти. Работа устройства состоит .в последовательной реализации четырех возможных циклов контрол , в каждом из которых соответствующа  тестова  последовательность, сначала записываетс  во все столбцы блоков 7 и 8 одеративной пам ти, а при считывании производитс  анализ пpaвильнocт работы блоков 7 и 8 путем сравнени  : записываемой информации со считанной. После окончани  четвертого цикла контрол  начинаетс  первый цикл контрол  и т.д. . Сформированный блоком 2 тест через регистр 3, предназначенный, дл  хранени  теста в .течение соответствующего цикла контрол , и через усилитель 4, предназначенный дл  обеспечени  необходимого уровн  сигналов, дл  возможности испытани  на надежность одновременно нескольких блоков пам ти , подаетс  на входы всех испытываемых блоков 7 и 8 оперативной пам ти. Блок 5, управл емый блоком 1, последовательно формирует адреса записи информации вблоки 7, 8 причем в калсдом цикле контрол  соответствующий тест записываетс  последовательно во все столбцы блоков 7 и 8. Регистры 9 и 10 предназначены дл  приема считанной с блоков 7 и 8 информации и передачи ее в схемы 11 и 12 сравнени , выполн ющие поразр дное сравнение записываемой и считанной информации. На первых выходах схем 11 и 12 сравнени  сигнал по вл етс  при несовпадении записываемой и -считанной информации относительно столбца (одного адреса) блоков 7 и 8, а на вторых выходах - сигнал по вл етс  при несовпадении записываемой и считанной информации относительно соответ ствующего цикла контрол . Сигналы с первых выходов схем 11 и 12 сравнени  поступают на вторые входы коммутаторов 15 и 16, с выхода которых в накопитель 36 передаетс  адрес (номер столбца) блоков 7 и 8. Сигналы со вторых выходов схем 11 и 12 сравнени  поступают на вторые входы коммутаторов 18 и 19, выходов которых в накопитель 36 передаетс  врем  возникновени  отка за, на входы элемента ИЛИ 28, с выхода которого сигнал поступает в блок 1 дл  повторени  цикла контрол при.котором произошло несовпадение записываемой и считанной информации на первые входы счетчиков 24 и 25, которые осуществл ют подсчет повтор ных Циклов контрол , на входы генераторов 20 и 21, которые при этом начинают выдавать сигналы на регист ры 22 и 23 сдвига. Анализ состо ни  счетчиков 24 и 25-после поступлени  первого сигнала о несовпадении записываемой и считанной информации производитс  через врем , равное дпительнрсти одного цикла контрол . Если счетчики 24 и 25 находились при этом в состо нии 1 (т.е. в течение двух одинаковых циклов контрол  несовпадение информации произошло только в одном цикле контрол ), то со вто рых выходов коммутаторов 26 и 27 по ;витс  сигнал, свидетельствуюпщй о возникновении сбо . Если счетчики 24 и 25 находились в состо нии Ст.е в каждом из двух одинаковых циклов контрол  произошло несовпаде ние информации), то с первых выходо коммутаторов 26 и 27 по витс  сигна свидетельствующий о возникновении устойчивого отказа. Разр дность регистров 22 и 23 выбираетс  тдким. образом, чтобы их полное заполнение сигналами с генераторов 20 и 21 производилось за врем , равное длительности одного цикла контрол . Сиг нал о заполнении регистров 22 к 23 открывает коммутаторы 26 и 27, а так же поступает на вторые входы генераторов 20 и 21 дл  прекращени  генерации сигналов, на вторые входы сче чиков 24 и 25 дл  передачи содерлсимого этих счетчиков в коммутаторы 26и 27, на вторые входы регистров 22 и 23 дл  перевода их в исходное состо ние. С первых и вторых выходов схем 11 и 12 сравнени  сигналы поступают на входы формирователей 13 и 14, которы анализируют количество столбцов, при считывании которых произошло.несовпа дение запиЬываемой информации со счи танной. При этом, если в процессе соответствующего цикла контрол  имеетс  несовпадение относительно одного столбца блоков 7 и 8 оперативной пам ти, то это говорит о том, что наиболее веро тным  вл етс  анализ элемента пам ти блока оперативной пам ти, если имеютс  несовпадени  относительно нескольких столбцов, то наиболее веро тным  вл етс  отказ общих цепей записи и цепей считывани  информации. Таким образом, обеспечиваетс  возможность автоматически более подробно детализировать место возникновени  отказов в блоках оперативной пам ти. . При возникновении устойчивого отказа сигналы с первых выходов коммутаторов 26 и 27 поступают на запрещающие входы схем 11 и 12 сравнени дл  того, чтобы исключить регистрацию одного и того же устойчивого отказа несколько раз. Элемент ИЛИ 29 и счетчик 30 предназначены дл  подсчета количества ус-. тойчивых отказов, элемент ИЛИ 33 и счетчик 34 предназначены дл  подсчета количества сбоев. При помощи сигналов с выхода генератора 32 осуществл етс  выдача в накопитель 36 состо ни  счетчиков 30 и 34 через коммутаторы 31 и 35 в заданные моменты времени. . Данные о номере столбца, при считывании ftbToporo произетило несовпадение записанной информации со считанной (с выходов коммутаторов 15 и 16), о- времени возникновени  отказов (с выходов коммутаторов 18 и 19), о результатах сравнени  (с выходов 13 и 14), характере отказов (с выходов схем 11 и 12 сравнени ), о количестве устойчивых ртказов (с выхода коммутатора 31), о количестве сбоев (с выхода коммутатора 35)поступают На входы накопител  36. СчИ тывание информации из накопител  36 в блок 37 производитс  по сигналу из блока 1. Блоком 38 производитс  регистраци  всей информации, считываемой из накопител  36. Те:«никй-экономическое преимущество предложенного устройства заключаетс  в его более высокой, по сравнению с известным, надежности, а также в возможности одновременного контрол  нескольких блоков оперативной пам ти. изобретени  Многоканальное устройство дл  контрол  блоков оперативной пам ти, содержащее основные коммутаторы, регистры считывани , схемы сравнени , блок местного управлени , выход которого подключен к входу блока инд кации, усилители, блок упралвен  , первый и второй выходы которого подключены соответственно к входам блок формировани  теста и блока формирова ни  адреса, и регистр записи, входы которого соединены с выходами блока формировани  теста, а выход подклю-. чей к входу первого усилител , причем выход блока формировани  адреса соединен с входом второго усилител , выход которого соединен с первыми выходами основйых коммутаторов, трети выход блока управлени  подключен к первым входам регистров считывани  выходы которых соединены с первыми входами схем сравнени , вторые вхЪ,ды которых подключены к выходу первого усилител , а первые выходы - к вторы входам основных коммутаторов, вторые входы регистров считывани  и выходы усилителей  вл ютс  входами и выхода ми- устройства, отличающеес  .тем, что, с целью повышени  надежности устройства, в него введены группы коммутаторов, генераторы сигналов, регистры сдвига, счетчики циклов и формирователи сигналов результата сравнени , счетчик текущего времени, элементы ИЛИ, счетчик отказов , счетчик сбоев, дополнительные генератор сигналов и коммутаторы. и буферный накопитель, выход которого подключен к входу блока местного управлени , одни из входов которого соединены с выходами основных и дополнительных коммутаторов, формирова телей сигналов результата сравнени  и коммутаторов групп, а другой вход  вл етс  управл ющим, причем первые выходы схем сравнени  подключены к первым входам формирователей сигнало результата сравнени , вторые входы которых соединены с входами первого элемента ИЛИ, первыми входами генераторов сигналов, счетчиков циклов и первых коммутаторов групп, вторые входы которых подключен к выходу счетчика текущего времени, выходы генераторов сигналов соединены с первыми входами регистров сдвига, выходы которых подключены к вторым входам регистров сдвига, генераторов сигналов и счетчиков циклов и первым входам вторых коммутаторов групп, вторые входы которых соединены с выходами счетчиков циклов, а первые выходы - с третьими входами схем сравнени  и входагди второго элемента ИЛИ, выход которого подключен к входу счетчика отказов, выход кото; ,рого соединен с первым входом первого дополнительного коммутатора, второй вход которого подключен к первому выходу дополнител|зного генератора сигналов, второй выход которого соединен с первым входом второго до- . полнительного коммутатора, второй вход которого подключен к выходу сче чика сбоев, вход которого соединен с выходом третьего элемента ИЛИ, входы которого подключен к вторым выходам вторых-коммутаторов групп, выход первого элемента ИЛИ соединен с входом блока управлени . Источники информации, прин тые во внимание при .экспертиз е 1.Авторское свидетельство СССР № 752500, кл. G11C 29/00. 2.Авторское свидетельство СССР № 615546, кл. G 11 С 29/00, 1976 (прототип ) .

Claims (1)

1. Формула изобретения

   Многоканальное устройство для контроля блоков оперативной памяти, содержащее основные коммутаторы, регистры считывания, схемы сравнения, блок местного управления, выход

   960960 8 которого подключен к входу блока индикации, усилители, блок упралвения, первый и второй выходы которого подключены соответственно к входам блока формирования теста и блока формирования адреса, и регистр записи, входы 5 которого соединены с выходами блока формирования теста, а выход подклю-. чен к входу первого усилителя, причем выход блока формирования адреса соединен с входом второго усилителя, 10 выход которого соединен с первыми выходами основных коммутаторов, третий выход блока управления подключен к первым входам регистров считывания, выходы которых соединены с первыми 15 входами схем сравнения, вторые входа которых подключены к выходу первого усилителя, а первые выхода - к вторым входам основных коммутаторов, вторые входа регистров считывания и выходы усилителей являются входами и выходами· устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены группы коммутаторов, генераторы сигналов, регистры сдвига, счетчики циклов и формирователи сигналов ре- . зультата сравнения, счетчик текущего времени, элементы ИЛИ, счетчик отказов, счетчик сбоев, дополнительные _ генератор сигналов и коммутаторы, 30 и буферный накопитель, выход которого подключен к входу блока местного управления, одни из входов которого соединены с выходами основных и дополнительных коммутаторов, формирова-35 телей сигналов результата сравнения . и коммутаторов групп, а другой вход является управляющим, причем первые выхода схем сравнения подключены к первым входам формирователей сигналов результата сравнения, вторые входа которых соединены с входами первого элемента ИЛИ, первыми входами генераторов сигналов, счетчиков циклов и первых коммутаторов групп, вторые входа которых подключен к выходу счетчика текущего времени, выходы генераторов сигналов соединены с первыми входами регистров сдвига, выхода которых подключены к вторым входам регистров сдвига, генераторов сигналов и счетчиков циклов и первым входам вторых коммутаторов групп, вторые входы которых соединены с выходами счетчиков циклов, а первые выходы - с третьими входами схем сравнения и входами второго элемента ИЛИ, выход которого подключен к входу счетчика отказов, выход кото„рого соединен с первым входом первого дополнительного коммутатора, второй вход которого подключен к первому выходу дополнительного генератора сигналов, второй выход которого соединен с первым входом второго дополнительного коммутатора, второй вход которого подключен к выходу счефчика сбоев, вход которого соединен с выходом третьего элемента ИЛИ, входы которого подключен к вторым выходам вторых коммутаторов групп, выход первого элемента ИЛИ соединен с входом блока управления.