SU1042081A1 - Оперативное запоминающее устройство с самоконтролем - Google Patents

Description

лей, второй дешифратор, второй -блок контрол , контрольные регистры, группа регистров адреса, треть , четверта , -п та  и шеста  группы элементов И, второй и третий элементы И, треть  четверта , п та  и шеста  группы элементов ИЛИ и элемент НЕ, причем нулевые входы первого контрольного регистра соединены с выходами первого блока контрол , единичные входы первого и второго контрольных регистров подключены к выходу генератора одиноч ных импульсов и установочному входу второго счетчика импульсов, счетный вход которого соединен с выходом переноса первого счетчика импульсов, а выход - с входом второго дешифратора первые входы и выходы одноразр дных накопителей второй группы подключены соответственно к шестому выходу блока управлени  и к одним из входов второго блока контрол , другие входы которого соединены соответственно с . третьим и с седьмым выходами блока управлени , восьмой выход которого подключен к нулевым входам регистров адреса группы, единичные выходы которых соединены с первыми входами элементов И третьей и четвертой групп, а одни из единичных входов - соответственно с выходами элементов ИЛИ третьей , и четвертой групп, входы которых подключены к выходам одних из элементов И п той группы, другие единичные входы регистров адреса группы соединены с выходами других элементов И п той группы, а нулевые выходы - с входами элементов И шестой группы, первые входы элементов И п той группы подключены к единичным выходам контрольных регистров, вторые и третьи входы - соответственно к выходам первого и второго дешифраторов.

четвертые входы элементов И п той группы соединены с выходами элементов И шестой группы, вторые входы элементов ИЛИ третьей и четвертой групп подключены соответственно к дев тому и к дес тому выходам блока управлени , выходы элементов ИЛИ первой группы соединены с вторыми входами элементов И третьей группы выходы одних из которых подключены к вторым входам одноразр дных накопителей -первой группы, выходы которых соединены с вторыми входами одних из элементов И четвертой группы, выходы других элементов И третьей группы подключены к входам элементов . ИЛИ п той группы, выходы которых соединены, с вторыми входами одноразр дных накопителей второй группы, выходы которых подключены к вторым входам других элементов И четвертой группы, выходы элементов И четвертой группы соединены с входами элементов ИЛИ второй группы, выходы второго блока контрол  подключены к одним из входов элементов И шестой труппы, другие входы которых соединены с единичными выходами регистров адреса группы, а выходы - с нулевыми входами второго контрольного регистра , первый и второй входы второго элемента И подключень соответственно к одному из выходов первого дешифратора и к одному из выходов второго дешифратора, выход второго элемента соединен с единичным входом первого триггера, вторым входом элемента ИЛИ и первым входом третьего элемента И, выход которого подключен к единичному входу третьего триггера, а второй вход - к выходу элемента НЕ, вход которого соединен с выходом одного из элементов И шестой группы.

1

Изобретение относитс  к вычислительной технике и может быть использовано в качествеоперативного запоминающего устройства (ОЗУ) в автоматизированных системах управлени , доступ ремонтного персонала к которым: затруднен или практически невозможен .

Известно оперативное запоминающее устройство с самоконтролем, которое содержит накопитель, выходы которого подключены к одним входам элементов ИЛИ, а входы - к адресным формировател м токов выборки,.соединенным с регистром адреса, выход которого под; ключен к счетным входам счетчика. блок-контрол , первый вход которого соединен с выходом регистра числа, блок формировани  контрольного кода выходы которого подключены к другим входам элементов ИЛИ и входам регист ра числа, дешифратор, вход которого соединен с выходом счетчика, элементы И, соединенные с регистром адреса , элементами ИЛИ и регистром чис ла, блок управлени  и блоки Индикации iQ Недостатком этого устройства  вл етс  низка  точность контрол . Наиболее близким техническим решением к изобретению  вл етс  оперативное запоминающее устройство с самоконтролем, содержащее накопител выходы которого подключены к одним входам элементов И|1И, а входы - к ад ресным формировател м токов выборки соединенным с регистром адреса, выход которого подключен к счетному входу счетчика, блок контрол , первый вход которого соединен с выходо регистра числаi блок формировани  контрольного кода, .выходы которого подключены к другим входам элементов ИЛИ и входам регистра числа, де шифратор, вход которого соединен с выходом счетчика, элементы И, соединенные с регистром адреса, элементами ИЛИ и регистром числа, блок управлени , блоки индикации, генераторы одиночных импульсов, триггеры , дополнительные элементы И и ИЛИ блок местного управлени  и дополнительный блок контрол , выход первого генератора одиночных импульсов n ключен ко входам регистра адреса и счетчика, одним из входов первого, второго и третьего триггеров, одному из выходов дополнительного элемента ИЛИ, другой вход которого сое нен с выходом второго генератора одиночных импульсов, а выход подключен к одному из входов четвертого триггера, другие входы триггеров соединены соответственно с выходом, дополнительного элемента И, первым входом дешифратора и первым входом дополнительного элемента И, выходом блока контрол , выходы триггеров по ключены соответственно ко входам бл ков индикации, первым входбм блока местного управлени , блока управлени , дополнительного блока контрол  и блока формировани  контрольного кода, вторым входам блока управлени , блока формировани  контрольног кода и дополнительного элемента И и одним из входов элементов И, второй и третий входы блока местного управлени  соединены соответственно с выходом блока управлени  и вторим выходом дешифратора, а выход блекла местного управлени  подключен к второму входу блока контрол  и третьим входам блока управлени  и блока Формировани  контрольного кода, третий вход дополнительного блока контрол  соединен с одним из входов регистра адреса 2 , Однако дл  известного устройства характерна невозможность автоматического устранени  неисправностей, обнаруженных в результате автономного контрол , что снижает надежность . устройства. Цель изобретени  - повышение надежности устройства. . Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство с самоконтролем, содержащеё генератор тактовых импульсов, i триггеры, регистр адреса, первый счетчик импульсов, группы элементов И, блок управлени , первый блок контрол , группы элементов ИЛИ, первую группу одноразр дных накопителей, первый дешифратор, элементы индикации , первый элемент И , элемент ИЛИ и генератор одиночных импульсов, выход которого соединен с нулевыми входами первого триггера и регистра адреса, установочным входом первого счетчика импульсов, первым входом блока управлени  и первым входом элемента ИЛИ, выход которого подключен к нулевому входу второго триггера, причем выход генератора тактовых импульсов соединен с вторым входом блока управлени  и первым входом первого элемента Н, второй вход которого подключен к единичному выходу втором триггера, а выход - к счетному входу первого счетчика импульсов, выход которого соединен с входом первого дешифратора, нулевой выход первого триггера подключен к третьему входу блока управлени , единичный выход первого триггера соединен с первыми входами элементов И первой и второй групп, четвёртым входом блока управлени  и входом первого элемента ин дикации, выходы элементов И первой группы подключены к единичным аходам регистра адреса, счетный вход которого соединен с первым выходом блока

управлени , a выходы подключены соответственно к п тому и к шестому входам блока управлени , выходы элементов И второй группы соединены с первыми входами элементов ИЛИ первой группы,, вторые входы которых подключены к второму выходу блока управлени  , выходы одноразр зных накопителей первой группы соединены с одними из входов первого блока контрол , другие входы которого подключены соответственно к третьему и четвертомувыходам блока управлени , п тый выход которого соединен с единичным входом второго триггера, нулевой вход и единичный выход третьего триггера подключены соответственно к выходу генератора одиночных импульсов и к входу Btoporo элемента индикации, первые входы одноразр дных накопителей первой группы соединены с шестым выходом блока управлени , седьмой и восьмой входы которого  вл ютс  управл ющими входами устройства, адресными и числовыми входами которого  вл ютс  соответственно вторые входы э 1ементов И лервой и второй групп, а выходы элементов ИЛИ второй группы  вл ютс  числовыми выходами устройства, введены второй счетчик импульсов, втойа  группа одноразр дных накопителей, второй дешифратор, второй блок контрол , контрольные регистры, группа регистров адреса, треть , четверта  п ta  и шеста  группы элементов И, второй и третий элементы И, треть  четверта , п та  и шеста  группы элементов ИЛИ и элемент НЕ, причем нулевые входы первого контрольного регистра соединены с выходами первого блока контрол , единичные входы первого и второго контрольных регистров подключены к выходу генератора одиночных импульсов и установочному входу второго счетчика импульсов , счетный вход которого соединен с выходом переноса первого счетчика импульсов, а выход - с входом второго дешифратора,первые входы и выходы одноразр дных накопителей второй группы подключены соответственно к шестому выходу блока управлени  и к одним из входов второго блока контрол , другие входы которого соединены соответственно с третьим и с седьмым выходами блока управлени , восьмой выход которого подключен к нулевым входам регистров адреса группы , единичные выходы которых соединены с первыми входами элементов И Третьей и четвертой групп,-а одни из единичных входов - соответственно с выходами элементов ИЛИ третьей и четвертой групп, входы которых подключены к выходам одних из элементов И п той группы, другие единичные входы регистров адреса группы соединены с выходами других элементов И п той группы, а нулевые выходы - с входами элементов И шестой группы, первые входы элементов И п той группы подключены к единич5 ным выходам контрольных регистров, вторые и третьи входы - соответственно к выходам первого и второго дешифраторов, четвертые входы элементов И п той группы соединены с выходами элементов И шестой группы, вторые входы элементов ИЛИ третьей и четвертой групп подключены соответственно к дев тому и к дес тому выходам блока управлени , выходы элемен5 |тов ИЛИ, первой группы соединены с Вторыми входами элементов И третьей группы, выходы одних из которых подключены к вторым входам одноразр дных накопителей первой группь, выходы которых соединены с вторыми входами одних из элементов И четвертой Группы, выходы других элементов И третьей группы подключены к входам элементов ИЛИ п той группы, выходы которых соединены с вторыми входами одноразр дных накопителей второй группы, выходы которых подключены к вторым входам других элементов И четвертой группы, выходы элементов И четвертой группы соединены с входами элементов ИЛИ второй группы, выходы второго блока контрол  подключены к одним из входов элементов И шестой группы, другие входы которых соединены с единичными выходами регистров адреса группы, а выходы с нулевыми входами второго контрольного регистра, первый и второй входы второго элемента И подключены соответственно к одному из выходов первого дешифратора и к одному из выходов второго дешифратора, выход второго элемента И соединен с единичным входом первого триггера, вторым входом элемента ИЛИ и первым входом 5 третьего элемента И, выход которого подключен к единичному входу третье-го триггера, а второй вход - к выходу элемента НЕ, вход которого гоединен с выходом одного из элементов И шестой группы. На фиг. 1 изображена функциональна  схема предложенного устройства; на фиг. 2 - функциональна  схема второго блока контрол ; на фиг. 3 функциональна  схема блока управлени  . Устройство содержит (фиг.1 генератор 1 одиночных импульсов, первый 2, второй 3 и третий t триггеры, регистр 5 адреса, первый 6 и второй 7 счетчики импульсов, первый 8 и второй 9 контрольные регистры, пер вую 10, вторую 11, третью 12, четвертую 13, п тую И и шестую 15 rpyq пы элементов И, блок 16 управлени ., группу регистров адреса 17, первую 18, вторую 19, трет|)Ю 20, четвертую 21, п тую 22 и шестую 23 группы элементов ИЛИ, первую 2k и вторую 25 группы одноразр дных накопителей, генератор 26 тактовых импульсов, пер вый 27 и второй 28 блоки контрол . первый 29, второй 30 и третий 31 эле менты И, первый 32 и второй 33 дешифраторы , элемент ИЛИ 3, первый 35 и второй 36 элементы индикации и. элемент НЕ 37. Устройство также содержит первый 38 и второй 39 управл ющие входы, адресные влоды и числовые входы tlr и выходы k2 устройства (где п 1 - число одноразр дных накопителей первой группы).. Второй блок контрол  содержит (фиг.2) первую 3 и вторую kk группы элементов НЕ, элемент НЕ 5, группы элементов И , группу элементов ИЛИ . Устройство содержит также (фиг-. 1) первый вход 50 и выходы с первого . по дес тый 51-60 блока управлени , единичный выход 61 первого триггере, выход 62 одного из элементов И шеетой группы, выходы 63 и однораз р дных накопителей второй группы. Блок управлени  содержит (фиг.З) счетчики б5-б7 импульсов, триггеры 68-73, элементы ИЛИ , формирователи сигналов, элементы И 88 Qk и дешифраторы 105-112. Устройство содержит также выход 113 переноса регистра адреса (фиг.1 и 3). Устройство работает следующим образом .; Подготовка устройства к работе , выполн етс  в два этапа. На первом этапе производитс  автономный кон1 l8 троль работоспособности ОЗУ, дл  чего отводитс  отрезок времени, в течение которого в ОЗУ формируетс  контрольный тест, производитс  его запись, считывание, проверка правипьности считанной информации и запись результатов этой проверки в спе циальные регистры. В основу проверки работоспособности может быть положен шахматный код. На втором этапе производитс  автоматическа  коммутаци  исправных разр дов накопителей 2 и 25 (фиг.1) в числовой тракт ОЗУ. Дл  автоматической коммутации отводитс  отрезок времени , в течение которого производитс  последовательное включение исправных разр дов накопителей и 25 в числовой тракт ОЗУ и формирование сигнала исправности ОЗУ в конце самоконтрол . Сигнал вызова автономного контрол  с выхода генератора 1(например , после подачи на вход ОЗУ питающих напр жений устанавливает в нуле вое состо ние триггеры 2-, регистр 5, счетчики 6 и 7 и в единичное состо ние регистры 8 и 9. Низкий уровень сигнала с единичного выхода триггера 2 поступает на соответствующие входы элементов И 10 и 11 и блокирует устройство по адресным lOf-fOyj и числовым 41 входам от внешних устройств-пользователей. Сигнал вызова автономного контрол  устанавливает в нулевое состо ние счетчики б5 и 66, триггеры 68 и б9 и в единичное состо ние триггер 70 (фиг.З). Сигнал вызова автономного контрол  через элемент ИЛИ 7 блока 16 устанавливает в нулевое состо ние регистры 17, после чего по заднему фронту сигнала вызова автономного контрол  на выходе формировател  блока 16 формируетс  сиг- , нал, который переключает в единичное состо ние триггер 68 блока 1б и первые разр ды регистров 17 (через соответствующие элементы ИЛИ 20). При этом открываютс  соответствующие элементы И 12, соедин   через элементы ИЛИ 18 генерирующий контрольный тест выход элемента И 88 блока 16 со входами накопителей2 4. Сигнал высокого уровн  с единичного выхода триггера 68 открывает элемент И 89, соедин   выход генератора 2б со счетным входом счетчика б5, в результате чего запускаютс  9 счетчик 65, элемент ИЛИ 76, дешифра тор 15, выполн ющие функцию распределител  импульсов. Нулевому состо нию счетчика 66 соответствует возбуждение первого вы хода дешифратора 10б, в результате чего блок 16 формирует команду Запись пр мого шахматного кода , в соответствии с которой производитс  запись пр мого шахматного кода в накопители Z фиг.1). Запись т желого кода начинаетс  с первой  чейки каждого накопител  2, при этом во все нечетные  чейки накопителей 2 записываютс  О, а во все четные  чейки - 1. Регистр 5 последовательно перебирает все адреса, а бло 16, реагиру  на состо ние младшего разр да регистра 5, формирует на нулевом выходе триггера 71 (фиг.3)контрольный тест, которьТй через открытый элемент И 88, элементы ИЛИ 1В и элементы И 12 поступает на входы накопителей 2. Запись Контрольного теста в накопители производитс  под действием сигнала, который форми руетс  на выходе триггера 72. Последовательное переключение регистра 5 в очередное состо ние проис ходит под воздействием сигнала, поступающего с последнего выхода (дешифратора 105 через открытый элемент И 90 на счетный вход регистра 5. После первого обхода всех адресов регистр 5 снова оказываетс  в ну левом состо нии, при этом счетчик 66 переключаетс  в очередное состо ние сигналом переноса с выхода регистра 5,которому соответствует возбуждение второго выхода дешифратора 106, в результате чего блок 16 формирует команду Чтение. Чтение т желого кода, записанного при первом обходе адресов, начинаетс  с первой  чейки каждого накопител 2k. Информаци  с накопителей 2k поступает в блок 27, в котором производитс  поразр дное сравнение считанной с накопителей 2k информации с эталонным сигналом, который формируетс  на выходе элемента ИЛИ 77 с учетом состо ни  младшего разр да ре гистра 5 и выполн емой команды. Результат контрол  после стробировани  сигналом с выхода элемента И 91 фиксируетс  регистром 8. После вторичного обхода всех адресов , т.е. после сиитывдни  информа ции из йсрх  чеек накопителей 2Ч, Si разр ды регистра 8, соответствующие исправным накопител м 2k, останутс  в единичном состо нии, а разр ды, соответствующие неисправным накопител м 2, переключаютс  в нулевое состо ние. Переключение разр дов регистра 8 в нулевое состо ние происходит при наличии хот  бы одного сбо  fошибки) в считанной информации во врем  вторичного обхода всех адресов накопителей 2. После вторичного обхода адресов регистр 5 оказываетс  в нулевом состо нии , а счетчик- 66 переключаетс  в- новое состо ние, которому соответствует возбуждение третьего выхода дешифратора 106, в результате чего блок 16 формирует команду Запись обратного шахматного -кода внакопители . Запись этого кода начинаетс  с первой  чейкикаждого накопител  2k, при этом во все нечетные  чейки накопителей записываютс  1, а во все четные  чейки . После.третьего обхода всех адресов регистр 5 снова оказываетс  в нулевом состо нии, а счетчик 66 переключаетс  в очередное состо ние, которому соответствует возбуждение последнего выхода дешифратора 106, в результате чего блок 16 повторно формирует команду Чтение. Чтение кода, записанного при третьем обходе адресов, начинаетс  с первой  чейки каждого накопител  2k. Информаци  с накопителей поступает в блок 2 в котором производитс  поразр дное сравнение считанной с накопителей информации с эталонным сигналом, который формируетс  на выходе элемента ИЛИ 77 с учетом состо ни  младшего разр да регистра 5 и выполн емой команды . Результат контрол  после стробировани  сигналом с выхода элемента И. 91 фиксируетс  регистром 8. После четвертого обхода всех адресов , т.е. после считывани  информации из всех  чеек накопителей 2k, раз р ды регистра 8, соответствующие исправным накопител м 2k, остаютс  в единичном состо нии, а разр ды, соответствующие неисправным накопител м , переключаютс  в нулевое состо ние . Таким образом, после двухкратного считывани  контрольной информации из всех  чеек накопителей в регистре 8 будет зафиксирован код, отражающий данные о исправности накопителей 2. После четвертого обхода всех адресов регистр 5 снова оказываетс  в нулевом состо нии, при этом счетчик 66 тоже переключаетс  в нулевое состо ние , которому.соответствует возбуждение первого выхода дешифратора 106, а очередному состо нию счетчика 67 соответствует возбуждение второго выхода дешифратора 107. В момент возбуждени  второго выхода де шифратора 107 на выходе формировател 85 формируетс  сигнал, который через элемент ИЛИ 7 устанавливает в нулевое состо ние регистры 17, после чего по заднему фронту этого сигнала на выходе формировател  86 вырабатываетс  сигнал, который через соответ ствующие элементы ИЛИ 21 (фиг.1) переключает в единичное состо ние разр ды зёгистра 17. При этом открываютс  соответствующие элементы И12, соедин   через элементы ИЛИ 22 и 18, генерирующий контрольный тест выход элемента И 88 фиг.З) со входами накопителей 25. Проверка работоспособности накопителей 25 (фиг.1) производитс  аналогично проверке работоспособности накопителей путем последовательной записи в  чейки накопителей 25 пр мого шахматного кода, считывани контрольной информации, записи обрат ного шахматного кода и повторного считывани  контрольной информации. При этом Считанна  контрольна  информаци  поступает в блок 28, с выхода которого результат контрол  пос ле стробировани  сигналом с выхода 57 блока 16 фиксируетс  регистром 9. После четвертого обхода всех адресов накопителей 25 регистр 5 снова оказываетс  в нулевом состо нии, при этом счетчик (фиг. 3) переключаетс  в нулевое состо ние, а счетчик б7 в очередное состо ние, которому со ветствует возбуждение третьего выхода дешифратора 107, в результате чего триггер 68 переключаетс  в нулевое состо ние. Низкий уровень сигнала с единичного выхода триггера 6 закрывает элемент И 89, отключа  выход генератора 26 фиг.1 от входа блока 16, что приводит к останову распределени  импульсов в блоке 16. В оиент возбуждени  третьего выхода дешифратора 107 иа выходе формировател  87 формио гс  сигнал. который устанавливает в нулевое состо ние регистры 17 и переключает в единичное состо ние триггер 3. Сигнал высокого уровн  с единичного выхода триггера 3 открывает элемент И 29, соедин   счетный вход счетчика 6 с ВЫХОДОМ генератора 2б. Состо ние счетчика 6 дешифрируетс  дешифратором 3.2. Выход переноса счетцика 6 соединен со счетным входом счетчика 7, состо ние которого дешифрируетс  дешифратором 33. Дешифраторы 32 и 33 служат дл  опроса состо ни  разр дов регистров 8 и 9. Опрос производитс  циклически в следующейпоследовательности. В течение первого цикла опрашиваютс , первый разр д регистра 8 и все разр ды регистра 9- Во втором цикле - второй разр д регистра В и все разр ды регистдз циклов равно числу разр дов регист .ра, т.е. числу накопителей 2. ОпIpoc регистров 8 и 9 производитс  с Целью автоматической коммутации исправных накопителей 2 или 25 в числовой тракт ОЗУ. Опрос начинаетс  с первого разр да регистра 8. Если этот разр д находитс  в единичном состо нии, что свидетельствует об исправном состо нии первого из накопителей 2k, то на выходе первого из элементов И по вл етс  сигнал, который устанавливает первый разр д первого из регистров 17 в единичное состо ние . При этом открываютс  первые из элементов И 12 и 13, соедин   вход и выход первого из накопителей .Ц соответственно с выходом первого из элементов И 11 и с выходом Z (через первый из элементов ИЛИ 19). Если,например,, первый разр д регистра 8 находитс  в нулевом состо нии ,, что свидетельствует о неисправном состо нии первого из накопителей 2k, то в результате послег довательного опроса производитс  с поиск любого первого исправного на-i копител  23 дл  замещени  им неис-, правного накопител  2k. Пусть, например , все разр ды регистра 9 за исключением последнего наход тс  в нулевом состо нии, что свидетельствует о неисправном состо нии всех накопителей 25, за исключением последнего . Тогда при последовательном опросе разр дов регистра Э на выходе ( K+1 } - ГО из элементов И Т по вл етс  сигнал, который устанавливает после ний разр д первого из регистров 17 в единичное состо ние. При этом открываютс  соответствующие элементы .И 1-2 и 13, соедин   соответственно вход и выход последнего из накопителей 25 с выходом первого из элементов И 11 (через первый из элемен тов ИЛИ 18 и последний из элементов ИЛИ 22) и с выходом 42 (через первы из элементов ИЛИ 18)- После переключени  последнего разр да первого из регистров 17 в единичное состо ние на выходе последнего из элементов ИЛИ 23 по вл етс  сигнал, который устанавливает последний разр д регистра 9 в нулевое состо ние. После заполнени  счетчик 6 снова устанавливаетс  в нулевое состо ние счетчик 7 переключаетс  в очередное состо ние. Во втором и последую щих циклах опрос регистров 8 и 9, а также коммутаци  исправных из накоп телей и 25 в числовой тракт ОЗУ происходит аналогично их опросу в первом цикле. При этом исправные из накопителей 25, включенные вмест неисправных накопителей в предыдущем цикле , в ,последую1цих циклах воспринимаютс  как неисправный, так как в предыдущих циклах происходит переключение соответствующих им разр дов регистра 9 в нулевое со сто ние. Это обеспечивает в каждом цикле коммутацию в числовой тракт ОЗУ не только исправного, но также свободного, незан того из накопителей 25 вместо неисправного из накопителей 2k. После заполнени  счетчиков 6 и 7 и в.озбуждени  последних выходов дешифраторов 32 и 33 на выходе элемен та И 30 по вл етс  сигнал высокого уровн , который устанавливает в еди ничное состо ние триггер 2 и в нулевое состо ние триггер 3 (через элемент ИЛИ З). Сигнал низкого уро н  с единичного выхода триггера 3 закрывает элемент И 29, отключа  выход генератора 26 от счетного входа счетчика 6. Сигнал высокого уровн  с единичного выхода триггера 2 поступает на соответствующие входы элементов И 10 и П, что приводит к раз блокировке устройства по адресным и числовым входам. Под воздействием сигналсч высокого уровн  с единичного выхода тоиггерл 2 возбуждаетс  элемент индикации 35, что свидетельствует об окончании режима самоконтрол  в ОЗУ. Сигнал высокого уровн  с единичного выхода триггера 2 поступает также на один из входов элемента И 93 (фиг. 31, что приводит к разблокировке устройства по входу 39Сигнал высокого уровн  с выхода элемента И 30 .(фиг.1) поступает на один из входов элемента И 31, на второй вход которого поступает сигнал с выхода элемента НЕ 37. При этом, если на выходе элемента НЕ 37 по вл етс  сигнал вйсокого уровн  после по влени  сигнала высокого уровн  на выходе элемента И 30, т.е. после окончани  циклического, последовательного опроса всех разр дов регистров 8 и 9, то навыходе элемента И 31 тоже по вл етс  сигнал высокого уровн , который переключает триггер t в единичное состо ние, в результате чего происходит возбуждение элемента индикации 36, что свидетельствует об исправном состо нии ОЗУ и его готовность к работе с устройствами-пользовател ми. Переключение в единичное состо ние триггера k и возбуждение элеме ита индикации 36 происходит в случае, если суммарное число исправных накопителей 2 и 25 составл ет не менее от общего числа этих накопителей. Следовательно, максимальное число неисправностей, которые устран ютс  в ОЗУ в режиме самоконтрол , nAnri-nV, где m - общее число накопителей 24 - и 25; п - число накопителей 2k. После окончани  режима самоконтрол , т.е. после разблокировки по входам 39, и k запоминающее устройство готово к работе с внешними устройствами. В режиме записи на входы 38 и 39 поступают соответственно сигналы высокого уровн  Команда и Обращение , а на входы 40; и адреса и код входного числа.Код адреса записываетс  в регистр 5- Сиг нал Обращение через открытый элемент И 93 (фиг.З) переключает в единичное состо ние триггер 69, в результате чего открываетс  элеменИ 9, соедин   выход генератора 26 со счетным входом счетчика 65 через элемент ИЛИ 75- Происходит запуск распределени  импульсов в блоке 16, выполн ющегос  до момента возбуждени  последнего выхода дешифратора 105. Сигнал Команда через открыты элемент И 95 переключит триггер 73 в единичное состо ние, в результате чего открываетс  элемент И 96, соедин   соответствующий выход дешифратора 105 с единичным входом триггера 72 (через элемент ИЛИ 79). После переключени  в единичное сост то ние триггера 72 на его нулевом в ходе по вл етс  низкий уровень сигнала , который разрешает запись вход ного числа в накопители 2 или 25 по/указанному адресу, который хранитс  в регистре 5, После возбуждени  соответствующего выхода деши1фратора 105 триггер72 оп ть устанав ливаетс  в нулевое состо ние, в результйте чего прекращаетс  запись кода в накопители 2 и 25. После во буждени  последнего выхода дешифратора 105 триггеры б9 и 73 и счетчик б5 устанавливаютс  в нулевое состо  ние. При этом закрываетс  элемент И 9, отключа  счетный вход счетчика 65 от выхода (тактового)генерал тора 26 (фиг. 1 . В режиме считывани  на вход 38 поступает сигнал.Команда низкого уровн , на 39 - сигнал Обращение 1 l16 высокого уровн , на входы Оцкод адреса. Так как сигнал Команда имеет низкий уровень, то триггер 73 остаетс  в нулевом состо нии. Поэтому триггер 72 тоже остаетс  в нулевом состо нии, в результате чего из накопителей Z или 25 происходит считывание информации по адресу, записанному в регистр 5. В остальном уст- . ройство работает аналогичным обра- . зом, т.е. происходит в блоке 1б запуск распределени  импульсов, формирование управл ющих сигналов и останов . Таким образом, введение в ohepgтивное запоминающее устройство с самоконтролем второй труппы одноразр дных накопителей, двух контрольных регистров , второго блока контрол , аторого счетчика, второго дешифратора, групп элементов ИЛИ и групп элементов И с третьей пи четвертую, элемента И, элемента НЕ и новых св зей, позвол ет повысить надежность устройства путем автономного контрол  его работоспособности и автоматической коммутации в числовой тракт ОЗУ исправных из одноразр дных накопителей первой и второй групп. Технико-экономическое преимущество предлагаемого устройства заключаетс  в его более высокой надежности по сравнению с прототипом.

х; S

ШЬ

W

//

W

««

S3

Art

Claims (1)

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее генератор тактовых импульсов, триггеры, регистр адреса, первый счетчик импульсов, группы элементов И, блок управления, первый блок контроля, группы элементов ИЛИ, первую группу одноразрядных накопителей, первый дешифратор, элементы индикации, первый элемент И, элемент ИЛИ и генератор одиночных импульсов, выход которого соединен с нулевыми входами первого триггера и регистра адреса, установочным входом первого, счетчика импульсов, первым входом ' блока управления и первым входом элемента ИЛИ, выход которого подключен к нулевому входу второго триггера, причем выход генератора тактовых импульсов соединен с вторым входом блока управления и первым входом пер вого элемента И, второй вход которого подключен к единичному выходу второго триггера, а выход - к счетному входу первого счегиика импульсов, выход которого соединен с входом первого дешифратора, нулевой, выход первого триггера подключен к третьему входу блока управления, единичный выход первого триггера соединен с первыми входами элементов И первой и второй групп, четвертым входом блока управления и входом первого элемента индикации, выходы элементов И первой группы подключены к единичным входам регистра адреса, счетный вход с а к управления, выходы первым выходы пятому выходом подключеи к шее-.

   которого соединен блока управления, ны соответственно тому входам блока . элементов И второй группы соединены с первыми входами элементов ИЛИ первой группы, вторые входы которых подключены к второму выходу блока управления, выходы одноразрядных накопителей первой группы соединены с одними из входов первого блока контроля, другие входы которого подключены соответственно к третьему и к четвертому выходам блока управления, пятый выход которого соединен с единичным входом второго триггера, нулевой вход и единичный выход третьего триггера подклю чены соответственно к выходу генера. .’тора одиночных импульсов и к входу второго элемента индикации, первые входы одноразрядных накопителей первой группы соединены с шестым выхо- j дом блока управления, седьмой и вось-^; мой входы которого являются управ- ί ляющими входами устройства, адресными : и числовыми входами которого являются соответственно вторые входы элементов И первой и второй групп, а выходы элементов ИЛИ второй группы являются числовыми выходами устройства, о т л и о S чающееся тем, что, с целью повышения надежности устройства, в него введены второй счетчик импульсов, вторая группа одноразрядных накопите1042081 леи, второй дешифратор, второй блок контроля, контрольные регистры, группа регистров адреса, третья, четвертая, пятая и шестая группы элементов И, второй и третий элементы И, третья четвертая, пятая и шестая группы элементов ИЛИ и элемент НЕ, причем нулевые входы первого контрольного регистра соединены с выходами первого блока контроля, единичные входы первого и второго контрольных регистров подключены к выходу генератора одиноч ных импульсов и установочному входу второго счетчика импульсов, счетный вход которого соединен с выходом переноса первого счетчика импульсов, а выход - с входом второго дешифратора, первые входы и выходы одноразрядных накопителей второй группы подключены соответственно к шестому выходу блока управления и к одним из входов второго блока контроля, другие входы которого соединены соответственно с третьим и с седьмым выходами блока управления, восьмой выход которого подключен к нулевым входам регистров адреса группы, единичные выходы которых соединены с первыми входами элементов И третьей и четвертой групп, а одни из единичных входов - соответственно с выходами элементов ИЛтретьей, и четвертой групп, входы которых подключены к выходам одних из элементов И пятой группы, другие единичные входы регистров адреса группы соединены с выходами других элементов И пятой группы, а нулевые выходы - с входами элементов И шестой группы, первые входы элементов И пятой группы подключены к единичным выходам контрольных регистров, вторые 'и третьи входы - соответственно к выходам первого и второго дешифраторов. четвертые входы элементов И пятой группы соединены с выходами элементов И шестой группы, вторые входы элементов ИЛИ третьей и четвертой групп подключены соответственно к девятому и к десятому выходам блока управления, выходы элементов ИЛИ первой группы соединены с вторыми входами элементов И третьей группы, выходы одних из которых подключены к вторым входам одноразрядных накопителей первой группы, выходы которых соединены с вторыми входами одних из элементов И четвёртой группы, выходы других элементов И третьей группы подключены к входам элементов. ИЛИ пятой группы, выходы которых соединены, с вторыми входами одноразрядных накопителей второй группы, выходы которых подключены к вторым входам других элементов И четвертой группы, выходы элементов И четвертой группы соединены с входами элементов ИЛИ второй группы, выходы второго блока контроля подключены к одним из входов элементов И шестой группы, другие входы которых соединены с единичными выходами регистров адреса группы, а выходы - с нулевыми входами второго контрольного регистра, первый и второй входы второго элемента И подключены соответственно к одному из выходов первого дешифратора и к одному из выходов второго дешифратора, выход второго элемента И соединен с единичным входом первого триггера, вторым входом элемента ИЛИ и первым входом третьего элемента И, выход которого подключен к единичному входу третьего триггера, а второй вход - к выходу элемента НЕ, вход которого соединен с выходом одного из элементов И шестой группы.