SU980166A1 - Устройство дл контрол оперативной пам ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известно устройство дл  контрол  оперативной пам ти, содержащее блок пуска-останова, св занный с блоком формировани  адресов, соединенным с блоком формировани  чисел и с имитатором ввода конечного адреса, блок контрол  информации, св занный с блоком формировани  чисел, и блок управлени  l .

Недостатком устройства  вл етс  низка  надежность.

Наиболее близким по технической сущности к- предлагаемому  вл етс  устройство дл  контрол  оперативной пам ти, содержащее формирователь адресных сигналов, соединенный с схемой сравнени  адресов, подключенный к имитатору ввода конечного адреса и формирователю числовых сигналов, соединенному с схемой сравнени  числа, счетчик, подсоединенный к дешифратору , триггер, блок управлени , соединенный с счетчиком, дешифратором , триггером, с формирователем числовых сигналов,.с схемой сравнени  числа и адреса, с формирователем адресных сигналов, подсоединенным к имитатору ввода начального адреса.

две схемы И, подключенные к схеме сравнени  числа и схеме ИЛИ, соединенной с блоком пуска-останова 2.

Недостатком этого устройства  вл етс  низка  надежность, поскольку оно не позвол ет вы вить взаимное вли ние  чеек пам ти в накопител х, построенных на .чнамических элементах пам ти.

10

Цель изобретени  - повыиение надежности устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  оперативной пс1м ти, содержащее фор15 мирователь адресных сигналов, схемы сравнени ,-формирователь числовых сигналов, блок управлени , первый счетчик, первый триггер, первый дешифратор , элементы И, первый элемент

20 ИЛИ, первый блок местного управлени , блок ввода начального адреса, которого подключен к nepBOMi входу формировател  адресных сигналов , и блок ввода конечного адреса,

25 выход которого соединен с первым входом первой схемы сравнени , первый выход и второй и третий входы которой подключены соответственно к первому входу блока управлени  и

30 к первому и второму выходам формировател  адресньзх сигналов, второй вход KOTopoio соединен с первым выходом блока управлени , второй выход последнего под7слючен к первому входу первого счетчика, выходы которого соединен с входами первого дешифратора , первьнЧ выход последнего со. единен с вторым входом блока управлени , третий вход н третий выход ко7;орого подключены к первому выходу и первому входу первого триггера, четвертый вккод блока управлени  .соединен с перв1- 1 входом формировател  числовых сигналов, первый втлход которого подключен к первому входу второй cxeNBd сравнени , выход последней ,соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым , входом первого элемента ИЛИ, выход которого подключен к входу первого блока местного управлени , второй вход второй схемы сравнени  соединен с п тым выходом блока управлени , ; а третий вход  вл етс  входом устройства , ввелеиы второй блок местного управлени , коммутатор тестовых сигналов, второй элемент ИЛИ, третий , чехвертай и п тый элементы И и регистр адреса, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход и выход подключены соответственно к первому выходу и к третьему входу формирова тел  адресных сигналов, четвертый, п тый и шестой входы и третий выход которого соединены соответственно с шестг:11М|, седьмым и четвертым выходами и с четвертым входом блока управлени , п тый вход которого подключен

S

к второму выходу первого дешифратора и первого/ входу третьего элемента И, второй вход которого соединен с п тым выходом блока управлени , а выход - с седьмым входом формировател  адресных сигналов, четвертый выход которого подключен к шестому входу блока управлени  и второму входу формировател  числовых сигналов , третий и четвертый входы которого соединены соответственно с восьмым и п тым выходами блока управлени , седьмой вход .которого подключен

к первому внходу коммутатора тестовых сигналов и п тому входу формировател  числовых сигналов, шестой вход которого соединен с восьмым входом блока управлени  и вторым выходом коммутатора тестовых сигна™ лов, третий выход которого подключен к первому входу второго элемента ИЛ.И, второй вход последнего соединен с В53ХОДОН четвертого элемента И, первый вход которого подключен к дев тому выходу блока управлени  к первому входу кo  wтaтopa тестовых сигналов, второй вход и

четвертый, п тый и шестой выходы которого соединены соответственно; с дес тым выходоми дев тым ,дес тым и одиннадцатым входами блока управлени , третий и четвертый входы KOMf siтатора тестовых сигналов подключены соответственно к п тому выходу блока управлени  и первому входу второго блока местного управлени  и к восьмому выходу блока управлени  и второму входувторого блока местного управлени , третий вход и первый выход которого соединены соответственно с одиннадцатым выходом блока управлени  и с вторым входом четвертого элемента И и двенадцатым входом блока управлени , двенадцатой выход которого подключен к второму входу первого счетчика, третий и четвертый входы которого соединены соответствено с третьим выходом блока управлени  .и с вторым выходом второго блока местного управлени , третий и чет ,вертый выходы которого подключены. соответственно к вторым входам первого и второго элементов И, а п тый и шестой выходы - соответственно к седьмому и к в.осьмому входам формировател  числовых сигналов, дев тый вход которого соединен с вторым выходом первой схемы сравнени ., выход второго элемента И соединен с вторым входом первого элемента ИЛИ, седьмой, восьмой и дев тый выходы BOioporo блока местного управлени  подключены соответственно к тринадцатому и четырнадцатому входам блока управлени  и к п тнадцатому входу блока управлени  и первому входу п того элемента И, второй вход которого соединен с тринадцатым выходом блока управлени , а выход - с вторым входом первого триггера, второй выход которого подключен к шестнадцатому входу блока управлени , семнадцатый вход которого соединен с выходом первого блока местного управлени , а четырнадцатый выход  вл етс  выходом устройства.

Второй блок местного управлени  содержит второй счетчик, второй де-j шифратор, второй триггер, третий, четвертый и п тый элемент ИДИ, элемент НЕи шестой,седьмой и восьмой элементы И, причем первые входы шестого и седьмого элементов И и второй счетчик  вл ютс  соответственно первым, -вторым и третьим входами блока,выход шестого элемента И подключен к второму входу второго счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выходы которого подключены соответственно к вторым входам .шестого и седьмого и элементов И и к первому входу восьмого элемента 5 И, второй вход которого соединен с

первым входом седьмого элемента И, выходы седьмого и восьмого элементов И подключены соответственно к входам второго триггера, третий и четвертый выходы второго дешифратора соединены соответственно с первыми входами третьего, четвертого и соответственно п того элементов ИЛЦ и с вторыми входами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключен к входу элемента НЕ, первый выход второго дешифратора  вл етс  первым выходом блока и соединен с третьим входом четвертого элемента ИЛИ, выход седьмого элемента И, второй и третий выходы второго дешифратора и выход п того элемента ИЛИ  вл ютс  соответственно вторым, третьим, четвертым и п тым выходами блока, выход второго триггера  вл етс  шестым выходом блока и соединен с вторым входом п того элемента ИЛИ, выходы элемента НЕ и четвертого элемента ИЛИ  вл ютс  соответственно седьмым и восьмым выходами блока.

На фиг. 1 изображена функциональна  схема устройства; на фиг. 2 :функциональна  схема второго блока местного управлени ; на фиг. 3 функциональна  схема блока управлеНИЯ .

Устройство содержит (фиг.1) формирователь 1 адресных сигналов, первую схему 2 сравнени , первый блок 3 местного управлени , блок 4 ввода начального адреса, предназначенный дл  пуска и останова устройства, блок 5 ввода конечного адреса, формирователь б числовых сигналов, вторую схему 7 сравнени , блок 8 управлени , первый счетчик 9, первый триггер 10, первый дешифратор 11, первый 12 и второй 13 элементы И, первый элемент ИЛИ 14, регистр 15 адреса, третий 16 и четвертый 17 элементы И, второй элемент ИЛИ 18, коммутатор 19 тестовых сигналов, второй блок 20 местного управлени  предназначенный дл  предварительного формировани  чисел и режимов работы устройства, и п тый элемент И 21.

Второй блок местного управлени  содержит (фиг.2) второй счетчик 22, второй дешифратор 23, второй триггер 24, шестой 25, седьмой 26 и восьмой 27 элементы И, третий 28, четвертый 29 и п тый 30 элементы ИЛИ и первый элемент НЕ 31.

Блок управлени  содержит (фиг.З) третий триггер 32, формирователь 33 управл ющих сигналов, второй элемент НЕ 34, шестой 35, седьмой 36 и восьмой 37 элементы ИЛИ и элементы И с дев того по двадцать второй 38-51.

Устройство работает следующим образом .

Первоначально все блоки устройства установлены в нулевое состо ние . Цепи установки в нуль условно не показаны. В работе устройства различаютс  два цикла.

В первом цикле осуществл етс  обращение к накопителю в режиме записи нулевой (единичной) инфорo мации по всем адресам. При пуске устройства формирователь 1 (фиг.1) производит полный перебор всех адресов i-ой микросхемы (i 1,2,...,m), где m - количество микросхем в каж5 дом разр де провер емого накопител . Обращение к микросхеме осуществл ет формирователь 1. Цепи блокировки схемы 2 сравнени  и блоков 4 и 5 условно не показаны.

Блок 8 формирует сигналы записи,

0 поступающие в накопитель, по всем адресам i-ой микросхемы, формирователь 6 формирует число нулей. Таким образом, в первом цикле происходит запись О по всем адресам

5 i-ой микросхемы каждого разр да накопител  .

При достижении последнего адреса микросхемы заканчиваетс  первый цикл работы устройства. Во втором

0 цикле осуществл етс  проверка взаим- ного вли ни   чеек пам ти в найопителе . Дл  этого в одну из  чеек пам ти (контролируемую) записываетс 

единица или нуль, затем происхо5 дит многократное считывание соответственно нулевой или единичной информации из остальных  чеек паи  ти , тем самым осуществл етс  вли ние на контролируемую  чейку. Количество

0 контролируемых  чеек задаетс  блоками 4 и 5 (фиг.1) выбор неконтролируемых  чеек пам ти определ етс  топологией микросхем и особенностью работы накопител , построенного на

5 намических элементах пам ти.

При переходе во -второй цикл работы устройства с четвертого выхода формировател  1 на вход формировател  6 вьщаетс  сигнал, разрешающий

0 изменение числа. Блок 8 формирует последовательность стробирующих сигналов ВИ1, ВИЗ, ВИ4, ВИ5, управл ющие работой устройства.

По сигналу ВИ4 коммутатор 19 пе5 реключаетс  на второй цикл работы, причем На выходе блока 6 формируетс  1. В формирователе 1 устанавливаетс  контролируемый адрес по сигналу с выхода блока 4 и осуществ0 л етс  запись 1 по контроли{эуемому адресу в микросхемы каждого разр да накопител . Контролируемый адрес запоминаетс  в регистре 15, при чем сигнал записи адреса в регистр

5 15 формируетс  в блоке 19 по сигналу ВИЗ из блока 8. Дл  вы влени  взаимного вли ни   чеек пам ти в накопител х и дл  эффективной провеки на правильность хранени  информации в контролируемом адресе необходмо осуществл ть длительное обращение к  чейкам пам ти, расположенным в той же строке и в том же столбце, что и контролируема   чейка пам ти. Длительность обращени  в режиме считывани  к неконтролируемым  чейкам пам ти, равна  периоду регенерации задаетс  счетчиком 9, счетна  единица в который формируетс  в блоке 8 элементами И 48 и 50 после срабатывани  коммутатора 19, в котором запоминаетс  момент перехода с первого цикла работы устройства во второй на врем  режима записи единиц в контролируемый адрес. Сигнал, сформированный на выходе коммутатора 19,  вл етс  разрешением дл  изменени  режима и числа. В блоке 8 срабатывает триггер 32 (фиг.З), формирователь 6 {фиг.1) срабатывает по сигналу ВИ4. Таким образом, блок 8 формирует режим считывани , а с выхода формировател  б выдаетс  число , все разр ды которого равны нут лю.

Формирователь 1 содержит три счетчика: строк, столбцов и микросхем . Во втором цикле работы устройства формируетс  счетна  единица по сигналу ВИ1 в счетчик строк по разрешению, поступающему с.инверсного плеча триггера 10, параллельно , формируетс  счетна  единица по сигналу 1ВЙ1 Bi счетчик 9, .при полном переборе адресов строк осуществл етс  заполнение 6 разр дов, п-разр дного счетчика 9 (2 - количество  чеек пам ти в строке (столбце) накопител ) , при этом на втором выход деши1|)ратора 11 формируетс  сигнал, который разрешает формирование сигнала записи информации из регистра 15 в счетчики строк и столбцов формировател  1 , счетной единицы в триггер 10 и в k-разр дную часть счетчика 9 (k п - i), при этом в счетчиках строк и столбцов формировател  1 сформировываетс  контролируемый адрес. По сигналу ВИЗ срабатывает триггер 10 и k-разр дна  . часть счетчика 9, а по сигналу ВИ5 1-разр дна  часть счетчика 9 обнул етс . Следовательно k разр дов счетчика 9 подсчитывают заполнение I разр дов счетчика 9. Триггер 10 сигналом с инверсного выхода блокирует формирование счетной единицы в счетчик строк формировател  1, а сигналом с пр мого выхода разрешает формирование счетной единицы (по ВИ1) в счетчик столбцов формировател  1. Контролируешлй адрес сохран етс  в формирователе 1 в течение времени между сигналами ВИЗ и ВИ1, а обращение к накопителю осуществл в етс  между сигналами ВИ1 и ВИЗ, что исключает обращение к контролируемой  чейке пам ти. При полном переборе адресов столбцов  чее-к пам ти происходит заполнение разр дов счетчика 9, что приводит к формированию сигнала на втором выходе дешифратора 11, действие которого описано выше. В период многократного обращение в режиме считывани  нулевой информации из неконтролируемых  чеек пам ти происходит взаимное

5 вли ние на информацию, хранимую в контролируемой  чейке пам ти., и провер етс  правильность считанной информации из неконтролируемых  чеек пам ти схемой 7 сравнени ,

0 на выходе которой при наличии ошибки , формируетс  сигнал ошибки.

Блок 20 формирует сигнал в период многократного обращени  в режиме считывани  к неконтролируемым  чейкам пам ти. Сигналы с выхода схемы 7 и третьего выхода блока 20 поступают в блок 3, на выходе которого при этом формируетс  сигнал, останавливающий работу формировател  33

0 (фиг.З) блока В. При останове устройства происходит фиксаци  периода неконтролируемого считывани , адреса неисправной  чейки пам ти и номера неисправного разр да накопител .

5 При отсутствии ошибок, в период многократного считывани  происходит заполнение k разр дов счетчика 9 (фиг.1) и на первом выходе дешифратора 11.формируетс  сигнал, который

0 разрешает формирование управл ющего сигнал в блок 20. Блок 8 по сигналу ВИ5 формирует счетную единицу в счетчик 22 (фиг.2) блока 20 Формируетс  сигнал на третьем выходе дее шифратора 23, который соответствует режиму считывани  из контролируемой  чейки пам ти. Сигнал на выходе элемента НЕ 31 блокирует формирование счетных единиц в счетчики строк и столбцов формировател  1 и в 2-разр дную часть счетчика 9. Сигнал-на выходе элемента ИЛИ 29  вл етс  разрешением дл  формировани  сигнала на выходе триггера 32 (фиг.З) в блоке 8. Сигнал на выходе

5 элемента ИЛИ 30 (фиг.2)  вл етс  разрешением дл  формировани  сигнала на выходе формировател  б (фиг,1). Таким образом, к моменту осуществлени  считывани  из контролируемой .

0  чейки пам ти 2 -разр дна  часть счетчика 9 и триггер 10. наход тс  в прежнем состо нии, в счетчиках строк и столбцов формировател  1 записан адрес контролируемой  чейки

5 пам ти.

Формирователь б .срабатывает по сигналу ВИ1 и на его выходе формируетс  сигнал Единица , Осуществл етс  считывание единичной информации из контролируемой  чейки пам ти Анализ йчитанной информации осущестл етс  схемой 7 сравнени , на выходе которой при наличии ошибки форми руетс  сигнал. Сигналыс выходов схемы 7 и с четвертого выхода блока 20 поступают в блок 3, в результате происходит останов устройства, при этом фиксируетс  режим считывани  из контролируемой  чейки пам ти ее адрес и номер неисправного разр да накопител , При отсутствии с пибки организуетс  контроль следующей  чейки пам ти, предварительно в бывшую контролируемую  чейку пам ти записываетс  нуль, в новую контролируемую  чейку Зсцтисываетс  единица , а затем осуществл етс  многократное считывание из неконтролируемых  чеек пам ти. По-сигналу ВИЗ срабатывает триггер 32 в блоке 8 управлени  и формируетс  режим записи , формируетс  также счетна  единица в счетчик 22 блока 20. Формируютс  сигналы на.выходах элемента НЕ 31, элементов ИЛИ 29 и 30, вследствие чего сохран етс  запрет дл  формировани  счетных единиц в счетчики, строк, столбцов формировател  и в С -разр дную часть счетчика 9 Кроме того, сохран етс  разрешение дл  формировани  числа. Сигйал на выходе элемента ИЛИ 29  вл етс  разрешением дл  установки в нуль триггера 10, по сигналу ВЙ1 на выхо|де формировател  б формируетс  нуль |и осуществл етс  запись нул  в бывшую контролируемую  чейку пам ти

По ВИ5 устанавливаетс  в .нуль триггер 10 и формируетс  .счетна  единица в счетчик 22 блока 20. Таким образом сохран етс  режим записи , разрешение управлени  формирователем б и по ВИ1 на выходе формировател  б формируетс  1, разрешаетс  одновременное формирование счетных единиц -в счетчики строк и столбцов формировател  1 дл  формировани  нового контролируемого адреса. Разрешением дл  формированй  счетной единицы в счетчик строк  вл етс  сигнал, поступающий с инверсного выхода триггера 10, а в счетчик столбцов - сигналы с третьего выхода формировател  1 и с первого выхода дешифратора 23, инверсное значение которого блокирует поступление счетной единицы в 8 разр дную часть счетчика 9. Сигнал с первого выхода дешифратора 23  вл етс  разрешением дл  записи адреса в регистр 15 (по ВИЗ) . .Формирует.с  режим записи 1 в новый контролируемый адрес, при этом в блоке 20 по ВИ1 запоминаетс  на триггере 24 наличие сигнала на выходе схемы 7, и устанавливаетс  в нуль -k-pasр дна  часть счетчика 9. ФррмируютсЙ сигналы на выходах элемента ИЛИ 29 и триггера 24. По ВИ4 устанавливаетс  в нуль счетчик 22, что приводит к исчезновению сигналов на первом выходе дешифратора 23 и выходе

10 элемента ИЛИ 30 и формированию сигнаша на втором выходе дешифратора 23, который  вл етс  разрешением дл  установки в нуль триггера 24. Сигнал ка выходе элемента ИЛИ 29

5  вл етс  разрешением у.правлени  триггером 32 блока-8, сигнал на втором ; выходе дешифратора 23 соответствует периоду многократного считывани  из неконтролируемых  чеек пам ти, сиг0 нал на выходе триггера 24  в п етс  разрешением управлени  формирователем 6. Отсутствие сигнала на первом выходе дешифратора 23 блокирует одновременное управление счетчиками

5 строк и столбцов формировател  1 и разрешает формирование счетной единицы в 2 -разр дную часть счетчика 9. Блок. 8 формирует режим считывани  и начинаетс  период мно0 гократного считывани  из неконтроли- . руемых  чеек накопител , как описано выше.I

Проверка  чеек пам ти путем многократного считывани  происходит до

5 момента формировани , сигнала на первом выходе схемы 2 сравнени , который  вл етс  разрешением формирова:ни  счетной- единицы в счетчик микросхем формировател  1. После осуществлени  считывани  и передачи

0 в конечную контролируемую  чейку пам ти (это соответствует наличию сигнала на четвертом выходе дешифратора 23 по ВИЗ формируетс  счетна  единица в счетчик микросхем этот

5 же сигнал устанавливает в нуль остальные блоки устройства. Далее осуществл етс  проверка следующих микросхем в каждом разр де «акопител  .описанным выше способом до фор0 мировани  сигналов на выходах схемы 2 сравнени . Это соответствует окончанию проверки всех  чеек пам ти всех микросхем во всех разр дах накопител  при задании первоначаль5 но нулевого фона т.е. в контролит руемую  чейку пам ти записываетс  единица и осуществл етс  многократное считывание нулевой информации из неконтролируемых  чеек .

0 пам ти . Дл  полной проверки -накопител  необходимо записать нуль в контролируемую  чейку пам ти и осуществл ть ьдаогократное считывание единичной информации из остальных  чеек. Дл  этого в формирователь б

Claims (2)

1. 5 введен триггер, который управл етс  счетной единицей, поступающей в счетчик микросхем формиро вател  1 при наличии сигнала на втором выходе схемы 2 сравнени , при срабатывании которого все блоки устройства устанавливаютс  в нуль. Таким образом, введение в предлагаемое устройство блока 20, коммутатора 19 и регистра 15 повышает надежность устройства и позвол ет провер ть взаимное вли ние  чеек пам ти как в.накопител х, построенных на статических элементах пам ти, так и в накопител х, построенных на динамических элементах пам ,ти. Технико-экономическое преимущество устройства заключаетс  в его более высокой надежности по сравнени с прототипом. Формула изобретени  1, Устройство дл  контрол  оперативной пам ти, содержащее формирователь-адресных сигналов, схемы сравнени , формирователь числовых -сигналов , блок управлени , первый счетчик , первый триггер, первый дешифра .тор, элементы И, первый элемент ИЛИ первый блок местного управлени , блок ввода начального адреса, выход которого подключен к первому входу формировател  адресных сигналов, и блок ввода конечного адреса, выход которого соединен с первым входом первой схемы сравнени , первый выход и второй и третий входы которой подключены соответственно к первому входу блока управлени  и к первому и второму выходам формировател  адресных сигналов, второй вход кото рого соединен с первым выходом блока управлени , второй выход последнего подключен к первому входу первого счетчика, выходы которого соединены с входами первого дешифрато ра, первый выход последнего соеди-нен с вторым входом блока управлени , трегий вход и третий вв1ход которого подключены к первому выходу и первому входу первого триггера, четвер тый выход блока управлени  соединен с первым входом формировател  число вых сигналов, первый выход которого подключен к первому входу второй схемы сравнени , выход последней соединен с первыми входами первого и второго элементов И, выход первог элемента И соединен с первым входом первого элемента ИЛИ, выход которог подключен к входу первого блока мес ного управлени , второй вход второй схемы сравнени  соединен с п тым выходом блока управлени , а третий вход  вл етс  входом устройства, отличающеес  тем, что, с елью повышени  надежности устройства в него введены второй блок местного управлени  (, коммутатор тестовых сигналов, второй элемент ИЛИ, третий, четвертый и п тый элементы И и регистр адреса, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход и выход подключены соответственно к первому выходу и к третьему входу формировател  адресных сигналов, четвертый, п тый и шестой входы и третий выход которого соединены соответственно с шестым, седьмым и четвертым выходами и с четвертым входом блока управлени , п тый вход которого подключен к второму выходу первого дешифратора и,первому входу третьего элемента И, йторой вход которого соединен с п тъал выходом блока управлени , а заходы с седьмым входом формировател  адресных сигналов, четвертый выход которого подключен к шестому входу блока управл;ени  и второму входу формировател  числовых сигналов, третий и четвертый входы которого соединены соответственно с восьмым и п тым выходами блока управлени , седьмой вход которого подключен- к первому выходу коммутатора тестовых сигналов и п тому входу формировател  числовых сигналов, шестой вход которого соединен с восьмым входом блока управлени  и вторым выходом коммутатора тестовых сигналов, третий выход которого подключен к первому входу второго элемента ИЛИ, второй вход последнего соединен с выходом четвертого элемента И, первый вход которого подключен к. дев тому выходу блока управлени  и первому входу коммутатора тестовых сигналов , второй вход и четвертый, п - тый и шестой выходы которого соединены соответственно с дес тым выхо-. дом и дев тым, дес тым и одиннадцатым входами блока управлени , третий- и четвертый входы коммутатора тестовых сигналов подключены соответственно к п тому выходу блока управлени  и первому входу второго блока местного управлени  и к восьмому выходу блока управлеЕ1и  и второму входу второго блока местного управлени , третий вход и первый выход которого соединены соответственно с одиннадцатым выходом блока управлени  и с вторым входом четвертого элемента Ии двенадцатым входом блока управлени , двенадцать выход которого подключен к второму входу первого счетчика, третий и четвертый входы которого соединены соответственно с третьим выходом блока управлени  и с вторым выходом второго блока местного управлени , третий и четвертый выходы которого подключены соответственно к вторым входам первого и второго элементов И, а п тый и шестой выходы - соответстт венно к седьмому и к восьмому входам формировател  числовых сигналов, дев тый ВХОД которого соединен с вторьам выходом первой схемы сравнени , выход второго элемента И соединен с вторым входом первого элемента ИЛИ, седьмой, восьмой и дев тый выходы второго блока местного управлени  подключены соответатвенно к тринадцатому и Четырнадцатому входам блока управлени  и к п тнадцатому входу блока управлени  и первому входу п того элемента И, второй |вход которого соединен с тринадцатым выходом блока управлени , а выход - с вторым входом первого триггера , второй выход которого подключен к шестнадцатому входу, блока управлени , семнадцатый вход которого со единен с выходом первого блока местного управлени  а четырнадцатый

   выход  вл етс  выходом устройства.
2. 2. Устройство по П.1, о-тл и чающее с  тем, что второй блок местного управление содержит второй счетчик, второй дешифратор, второй триггер, третий, четвертый и п тый элементы ИЛИ, элемент НЕ и . шестой, седьмой и восьмой элементы И, причем первые входы шестого и седьмого элементов И и второго счетчика  вл ютс  соответственно первым , вторым и третьим входами блока, выход шестого элемента И подключен к второму входу второго счетчика.

   которого соединены с входами второго дешифратора, первый и второй выходы которого подключены соответственно к вторым входам шестого и седьмого элементов Ник первому входу восьмого элемента И, второй

   вход которого соединен с первым входом седьмого элемента И, выходы седьмого и восьмого элементов И подключены соответственно к входам второго триггера, третий и четвертый выходы второго дешифратора соединены соответственно с первыми входами третьего, четвертого и п того элементов ИЛИ .и с вторыми входами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключен к входу элемента НЕ, первый выход

   -второго дешифратора  вл етс  первым выходом блока и соединен с третьим входом четвертого элемента ИЛИ, выход седьмого элемента И, второй и третий выходы второго дешифратора и выход п того элемента ИЛИ  вл ютс  соответственно вторым, третьим, четвертыми п тым выходами блока, выход второго триггера  вл етс  шестым выходом блока и соединен с вторым входом п того элемента-ИЛИ, выходы элемента НЕ и четвертого элемента ИЛИ  вл ютс  соответственно седьмым и восьмьп«1 выходами блока

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР №407398, кл. С 11 С 29/00, 1970.

   2.Авторское свидетельство СССР №769642, кл. G 11 С 29/0.0, 1979 (прототип) .