SU1644233A1

SU1644233A1 - Оперативное запоминающее устройство с коррекцией ошибок

Info

Publication number: SU1644233A1
Application number: SU884609607A
Authority: SU
Inventors: Валерий Викторович Баранов; Андрей Сергеевич Березин; Александр Дмитриевич Кузьмин; Владимир Васильевич Маринчук; Павел Борисович Поплевин; Сергей Всеволодович Сушко
Original assignee: Предприятие П/Я Р-6429; Московский Инженерно-Физический Институт
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1991-04-23

Abstract

Изобретение относитс к области вычислительной техники, в частности к запоминающим устройствам со встречной коррекцией ошибок, и мохет быть использовано прл создании интегральных схем. Целью изобретени вл етс расширение функциональных возможностей устройства за счет контрол состо ни накопител в процессе эксплуатации. Устройство содержит накопитель, формирователь контрольных разр дов, формирователь синдрома, дешифратор, блок управл емых инверторов , первый, второй и третий мультиплексоры , элемент ИЛИ, триггер и формирователь импульса. Цель изобретени достигаетс тем, что в процессе эксплуатации сигнал ошибки, формируемый элементом ИЛИ по ненулевому синдрому, фиксируетс в триггере . В режиме тестировани состо ние триггера через второй и третий мультиплексоры выводитс на информационные выходы дл анализа. 1 ил.

Description

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам со встроенной коррекцией ошибок, и может быть использсзано при создании интегральных схем.

Цель изобретени - расширение функциональных возможностей устройства за счет контрол состо ни накопител в процессе эксплуатации.

На чертеже представлена структурна схема оперативного запоминающего устройства с коррекцией ошибок.

Ус ройство содержит накопитель 1, первый мультиплексор 2, формирователь 3 контрольных разр дов, блок 4 управл емых инверторов, формирователь 5 синдрома, входы 6 управлени накопителем, информационные входы первой 7 и второй 8 групп,

первый 9 и второй 10 управл ющие входы, информационные выходы 11, дешифратор 12, второй 13 и третий 14 мультиплексоры, элемент ИЛИ 15, триггер 16 и формирователь 17 импульса.

Устройство работает следующим образом .

Пусть число информационных разр дов в записываемом в накопитель 1 слове данных равно восьми. Следовательно, при использовании кода Хэмминга число контрольных разр дов, формируемых блоком 3, равно четырем. Тогда шины входных информационных разр дов произвольно разбиваютс на две группы 7 и 8, содержащие по четыре шины.

В основном рабочем режиме, при котором на управл ющих входах 9 и 10 поддерО

fc

ГО GO СО

живаютс , положим, сигналы уровней 1 и О соответственно, мультиплексор 2 пропускает на входы контрольных разр дов накопител 1 сигналы с выходов формировател 3 контрольных разр дов, второй мульти-. плексор 13 - сигнал с выходов информационных разр дов накопител , а дешифратор 12 осуществл ет расшифровку кода синдрома дл последующего исправлени ошибок в блоке 4 управл емых инверторов.

В тестовых режимах осуществл етс проверка работоспособности ЭП накопител 1 хранени информационных и контрольных разр дов слов данных. При этом при поддержании в режиме записи на ВХОДР 10 сигнала уровней соответственно 1 или О осуществл етс запись в ЭП накопител 1 хранени контрольных разр дов либо с информационных входов 7 первой группы, либо с выходов схемы формировател контрольных разр дов. Запись информации с входов 7 необходима дл пр мой проверки работоспособности ЭП контрольных разр дов .

В тестовых режимах считывани сигналом входа 9 уровн логического О может быть запрещено инвертирование блоком 4 выходных сигналов второго мультиплексора 13, т.е. запрещаетс коррекци ошибок. Это необходимо дл осуществлени собственно пр мой проверки работоспособности всего накопител 1, В таком цикле проверки при поддержании на входе 10 сигнала низкого уровн на выходы 11 через второй мультиплексор 13 сигналы поступают непосредственно с выходов информационных разр дов накопител 1 (первые две группы входов второго мультиплексора 13), а при установке его равным единице на выходы 11 поступают 4-разр дный код с выходов контрольных разр дов накопител 1 (треть группа входов второго мультиплексора 13) и 4-разр дный код с выходов третьего мультиплексора 14 (четверта группа входов второго мультиплексора 13).

Рассмотрим более подробно сигналы, формируемые на выходах третьего мультиплексора 14.

Поскольку в режиме проверки ЭП информационных разр дов накопител I на входы мультиплексора 13 поступает 8-разр дный код, а при проверке ЭП контрольных разр дов - 4-разр дный код, то оставшиес четыре входа мультиплексора J3 могут быть использованы дл вывода полезной дл разработчика (пользовател ) информации . Такой информацией вл етс , например, 4-разр дный код синдрома, формируемый схемой 5. На этапе тестировани ОЗУ анализ кодов синдрома позвол ет сделат иывсд о работоспособности схем коррекции ошибок, а при обычной эксплуатации ОЗУ - о наличии ошибки в считываемом из накопител слове.

Дл осуществлени контрол за состо нием накопител и за услови ми эксплуатации устройства в состав ОЗУ введен также элемент ИЛИ 15 и триггер 16. Если при считывании слова из накопител 1 в нем

0 схемой 5 формировани синдрома обнаружена ошибка (ненулевой код синдрома), на выходе элемента ИЛИ 15 будет сформирован сигнал логической 1, а триггер 16 переключитс в состо ние 1. Такое

5 состо ние триггер 16 будет сохран ть до момента вызода информации о нем на выходы 11 устройства. Дл оюго на вход 10 поступает сигнал высокого уровн , переключающий мультиплексор 13 на вывод ин0 формации с выходов мультиплексора 14. Если на этапе подобной проверки на выходе элемента ИЛИ 75 установлен сигнал уровн логического О (т.е., в данный момент из накопител 1 считываетс слово, не содер5 жащее ошибок), то на соответствующие выходы третьего мультиплексора 14 сигналы поступают с выхода триггера 16 ошибки. При этом, если триггер 15 находитс в нулевом состо нии (т.е., с момента предшеству0 ющей проверки не были зарегистрированы ошибки в считанных словах данных), на выход мультиплексора 14 поступает код 0000. Таким образом, наличие кода 0000 на выходах мультиплексора 14 указывает на то, что

5 как на этапе предшествующей проверки, так и при данном конкретном обращении к накопителю 1 ошибки не были зарегистрированы .

Если ч риггер 16 установлен в состо ние

0 логической 1 (т.е., за врем , прошедшее с момента окончани предыдущей проверки, в считанны из накопител словах была обнаружена по крайней мере одна ошибка), на ° выходы мультиплексора 16 поступает код

5 1111. При этом кодирующа матрица формировани контрольных разр дов всегда может быть выбрана дл кода Хэмминга (12,8) такой, ч го при однократных ошибках код синдрома никогда не будет равен 1111.

0 Поэтому, если на этапе рассматриваемой проверки на выходах 11 устройства присутствует подобный код, зто однозначно указывает на отсутствие ошибки в выводимом из накопител слове в данный момент и на

5 регистрацию ошибки (или ошибок) на предшествующем гтапе проверки,

Если при такой проверке на выходе элемента ИЛИ 15 по вл етс сигнал логической 1, следовательно, в счмтанном из накопител 1 слове зарегистрирована

ошибка, и на выходы мультиплексора 14 поступают сигналы кода синдрома (вывод сигнала о состо нии триггера 16 в таком случае не будет сообщать кэкую- либо дополнительную полезную информацию, поскольку этим же сигналом уровн 1 элемента ИЛИ 15 триггер 16 будет установлен в состо ние логической 1).

Установка триггера 16 ошибки происходит сигналом схемы ИЛИ 15 (в начале работы устройства он установлен в состо ние логического О), а сброс осуществл етс в конце каждого этапа проверки с помощью сигнала формировател 17. который выдел ет импульс требуемой длительности при поступлении фронта спада сигнала на управл ющем входе 10 (така проверка может занимать как один, так и несколько циклов обращени к накопителю 1).

Claims

Формула изобретени Оперативное запоминающее устройство с коррекцией ошибок, содержащее накопитель, первый мультиплексор, формирователь контрольных разр дов, формирователь синдрома, блок управл емых инверторов, причем входы информационных разр дов первой и второй групп накопител вл ютс информационными входами устройства и соединены с входами формировател контрольных разр дов, адресные и управл ющие входы накопител вл ютс одноименными входами устройства , а выходы информационных и контрольных разр дов подключены к входам формировател синдрома, выходы блока управл емых инверторов вл ютс информационными выходами устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет контрол состо ни накопител в

процессе эксплуатации, в устройст во введены второй и третий мультиплексоры, дешифратор , элемент ИЛИ, триггер и формирователь импульса, причем информа- 5 ционные входы перзой и второй групп пер- чого мультиплексора соединены соответственно с выходами формировател контрольных разр дов и с информационными входами второй группы накопител , вхо0 ды контрольных разр дов которого подключены ч выхоДам второго мультиплексора , выксдь1 формировател синхрома сое- динены с входами элемента ИЛИ, с информационными входами первой группы

5 второго мультплехсора и с информационными входами дешифратора, управл ющий вход которого вл етс первым управл ющим входом устройства, а выходы подключены к первым входам блока управл емых

0 инверторов, вторые входы которого соединены с выходами второго мультиплексора, информационные входы первой группы которого подключены к выходам информационных разр дов накопител , одни

5 информационные входы второй группы второго мультиплексора соединены с выходами третьего мультиплексора, другие информационные входы второй гру ггы подключены к выходам контрольных разр дов

0 накопител , а управл ющий вход второго мультиплексора вл етс вторым управл ющим входом устройства м соединен с управл ющим входом первого мультиплексора и с входом формироаател импульсов, выход

5 которого подключен к синхровходу триггера , информационный вход которого подключен к выходу элемента ИЛИ и к управл ющему входу третьего мультиплексора , информационные входы второй груп0 пы которого соединены с выходом триггера.