SU1711235A1

SU1711235A1 - Устройство дл формировани тестов пам ти

Info

Publication number: SU1711235A1
Application number: SU894721754A
Authority: SU
Inventors: Андрей Анатольевич Асадчев; Олег Вячеславович Исаев; Семен Петрович Вельмакин
Original assignee: Московский энергетический институт
Priority date: 1989-07-24
Filing date: 1989-07-24
Publication date: 1992-02-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах контрол оперативных запоминающих устройств. Целью изобретени вл етс повышение достоверности контрол пам ти и расширение функциональных воз-, можностей устройства. Устройство содегр- жит генератор 1 импульсов, блок 2 делени частоты, демультиплексор 3 счетчик4 адреса , первый мультиплексор 5,блок 6 управлени , блок 7 мультиплексоров, буферную пам ть 8, блок 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй ТО и третий 11- мульти плексоры, регистр 12 управл ющего слова, четвертый мультиплексор 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15. Уст- рой ство позвол ет без перезаписи буферной пам ти тестировать весь обье м пам ти, что повышает достоверность результатов тестировани и сокращает врем его выполнени . Возможность осуществ-- л ть тестирование как всего объема пам ти, дак и ее фрагмента и программное управление режимами проведени тестировани расшир ют функциональные возможности устройства. 3 ил.,4 табл. ;; сл с

Description

в

ел

Изобретение относитс к вычислительной технике и может быть использовано в системах контрол оперативных запоминающих устройств.

Целью изобретени вл етс повышение достоверности контрол пам ти и расширение функциональных возможностей устройства - формировани тестов пам ти за счет непрерывности прохождени тестов и возможности тестировани как всей, так и отдельных фрагментов провер емой пам ти .

На фиг. 1 изображена схема устройства дл формировани тестов пам ти; на фиг.2 - блок управлени ; на фиг.З - блок делени частоты.

Устройство содержит генератор 1 импульсов , блок 2 делени частоты, демуль- типлексор 3, счетчик 4 адреса, первый мультиплексор 5, блок 6 управлени , блок 7 мультиплексоров, буферную пам ть 8, блок

9элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй

10и третий 11 мультиплексоры, регистр 12 управл ющего слова, четвертый мультиплексор 13. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и элемент И 15.

Устройство работает следующим образом .

После включени питани перед началом работы на вход 16 устройства подаетс сигнал начальной установки, который устанавливает блок управлени в начальное состо ние . .

Устройство работает в двух режимах, определ емых состо нием регистра 12 управл ющего слова. В первом режиме в буферную пам ть 8 осуществл ют запись тестовой последовательности. Во втором режиме тестировани выполн ют выдачу тестовых воздействий в обьект тестировани . В режиме записи фрагмент тестовой последовательности (адрес, слово данных, сигнал записи или чтени ) записываетс в буферную пам ть 8, Тестирование может осуществл тьс как дл полного объема пам ти , так и дл фрагмента пам ти. При тестировании полного объема пам ти адрес на адресный выход 17 устройства поступает через первый информационный вход 18 блока 7 мультиплексоров с информационного выхода 19 счетчика 4 адреса, а данные - на информационный выход 20 устройства через блок 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с выхода 21 данных буферной пам ти 8. При этом происходит многократное повторение фрагмента тестовой последовательности данных, записанного в буферной пам ти, по всему объему пам ти, информационна емкость которой больше, чем у буферной пам ти, под управлением счетчика

адреса. При фрагментальном тестировании адрес на-адресный выход 17 устройства поступает через второй информационный вход 22 блока 7 мультиплексоров с адресно5 го выхода 23 буферной пам ти 8, данные на информационный выход 20 устройства; поступают с выхода 21 данных буферной пам ти . Сигнал управлени записью-чтением в обоих режимах поступает с управл ющего

0 выхода 24 буферной пам ти на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, и после модификации сигналом с выхода четвертого мультиплексора подаетс на управл ющий

выход 25 устройства.

5 В режиме записи в буферную пам ть первоначально производитс запись информации в регистр 12 управл ющего слова . Эта информаци формируетс на информационном выходе 26 блока буправ0 лени . Занесение информации в регистр управл ющего слова происходит по сигналу. записи на первом выходе 27 управлени записью блока управлени .

Выходы регистра 12 управл ющего сло5 ва имеют следующее назначение: первый выход 28 блокирует уровнем Лог.О с выхода элемента И 15 работу генератора 1 импульсов , второй 29 и третий 30 выходы управл ют блоком 2 делени частоты, чет0 вертый 31 выход подключен к входу управлени направлением пересчета демультиплексора 3 и управл ет работой счетчика 4 адреса на сложение или вычитание , п тый 32 и шестой 33 выходы подклю5 чены к первому и второму управл ющим входам первого мультиплексора 5 и управл ют длительностью теста, седьмой выход 34 подключен к входу управлени адресами блока 7 мультиплексоров и управл ет выбо0 ром источника адреса, восьмой выход 35 подключен к входу управлени второго мультиплексора 10 и управл ет сигналом выборки дл буферной пам ти 8, дев тый 36 и дес тый 37 выходы подключены к первому

5 и второму управл ющим входам третьего мультиплексора 11 и управл ют модификацией данных в блоке 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, одиннадцатый 38 и . двенадцатый 39 выходы подключены к пер0 вому и второму управл ющим входам четвертого мультиплексора 13 и управл ют модификацией сигнала записи-чтение в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 14, тринадцатый 40 выход осуществл ет сброс в нулевое

5 состо ние счетчика 4 адреса сигналом низкого уровн .

Первое записанное в регистр 12 управл ющее слово устанавливает на выходе 28

уровень Лог.О, блокиру работу генератора 1 импульсов, на выходе 40 - Лог.1,

запреща сброс счетчика 4 адреса, на выходе 35 - Лог.О, соответствующий передаче мультиплексором 10 через второй информационный вход сигнала управлени выборкой с выхода 41 управлени выборкой блока 6 управлени . Последнее означает, что управление выборкой буферной пам ти осуществл етс .через блок 6 управлени сигналами на системном входе 16 устройства . Состо ние остальных выходов регистра 12 управл ющего слова в режиме записи вл етс несущественным.

После указанной установки регистра 12 управл ющего слова следует собственно, запись информации в буферную пам ть 8. На системный вход 16 устройства подаетс адрес чейки буферной пам ти, который с информационного выхода 26 блока 6 управлени поступает на адресный вход:42 счетчика 4 адреса и запоминаетс в счетчике по сигналу записи на первом выходе 43 управлени записью блока 6 управлени . Записанный адрес с информационного выхода 19 счетчика 4 адреса поступает на адресный вход 44 буферной пам ти 8. Затем на системный вход 16 устройства подаетс код данных и разр д управлени записью- чтением, который с выхода 26 блока 6 управлени поступает на информационный вход 45 буферной пам ти 8, и по сигналу записи с второго выхода 46 управлени записью записываетс в адресуемую чейку буферной пам ти 8. Таким образом производитс заполнение всей буферной пам ти тестовой информацией.

Дл перевода устройства в режим выдачи тестовой последовательности производитс сброс в нулевое состо ние счетчика 4 адреса путем записи в регистр 12 управл ющего слова с логическими нул ми в первом и последнем разр дах. Затем в регистр 12 записывают управл ющее слово, соответствующее требуемому тесту. При этом на вых оде 35 регистра 12 должно быть значение Лог.1, что соответствует подаче сигнала Лог.О с первого информационного входа 47 мультиплексора 10 на его выход, т.е. посто нной выборке буферной пам ти 8. На выходе 40 регистра 12 устанавливаетс уровень Лог.1. Уровень Лог.1 на выходе 28 запускает генератор 1 импульсов. Значени сигналов на выходах 29 и 30 управл ют выбором частоты синхроимпульсов тестировани в блоке 2 делени частотьгв соответствии с табл.1. Сигнал с выхода 31 регистра 12 управл ет направлением перебора адресов. При уровне Лог.О происходит нарастание кода адреса, а при уровне Лог.1 - убывание кода адреса. Сигналы с выходов 32 и 33 управл ют длительностью

теста в соответствии с табл.2. Первый - чет вертый информационные входы первой мультиплексора 5 подключены соответст венно к первому48 четвертому 51 выходаг.

старших разр дов, счетчика 4 адреса. Сиг нал Лог. выхода 34 подключает адрес ный выход. 17 устройства t информационному выходу Ш и второму выходу 52 счетчика 4 адреса дл теетировани

0 по полному перебору адресов, Уровень Лог.1 на выходе 34 подключает адресный выход 17 к адресному выходу 23 буферной пам ти 8 дл тестировани фрагмента пам ти по адресам, Записанным в буферной па5 м ти. Сигналы с выходов 36 vi 37 управл ют выбором источника модификации кода данных на информационном выходе 20 устройства в соответствии с табл.3. К первому - четвертому входам-мультиплексора 11 под0 ключены cooTBeTcfBeHHO- выходы первого 53, второго 52, первого ста ршего 48 и второго старшего 49 разр дЬв;счётчи ка 4-дцреса. Сигнал из выбранного йстбчникаМодификации с выхода мултипле ксора 11 поступает

5 на управл ющий вход 54 блокад элементов ИСКЛЮЧАЮЩЕЕ:ИЛИ: Информационный вход 55 этого блока подключен выходу 21

данных буферной пам ти 8. Сигнал нггвходе 54 модифицирует код данных, фо рмиру на

0 выходе 20 пр мой или инверсный-код (табл.3). Сигналы с выходов 38 и 39 выбирают источник модифицирующего сигнала записи-чтени на выходе 56 четвёртого мультиплексора 13. Источник модификации

5 подключаетс к второму входу 57 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 согласно б табл.4. Первый и второй входы -четвертого мультиплексора 13 подключены соответственно к первому 53 и второму 52f выходам счётчика

0 4 адреса, третий вход - к выходу 48 первого старшего разр да счётч ика 4 адреса, а на вход 58 подан уровень . J -L .

Блок 6 управлени может бУтьреализован по схеме, представленной на фйг.2, и

5 содержит шинный приёмоперёдаҐч йк 59, дешифратор 60 адреса буферной лам ти, элемент 2И--НЕ 61, триггер 62, элёмент-2И- НЕ 63,-дешифратор 64 адреса регистра управл ющего сло ва, триггер 65 и элемент 2И

0 66. - т:-: -

Блок управлени работает следующим образом. По сигналу начальной установки с системного входа 16 триггеры 62 и 65-устанавливаютс в состо ние лог. О. В режиме

5 записи в буферную пам ть код адреса принимаетс приемопередатчиками 59 и подаетс на информационный выход 26 блока управлени . Одновременно дешифратор 64 адреса распознает обращение устройству через системный вход и устанавливает на

своем выходе Лог.1, котора записываетс в триггер 65 по системному сигналу обмена на выходе 67 приемопередатчика 59. Сигнал с пр мого выхода триггера 65 подаетс на первый вход элемента 2Й-НЕ 66, на второй вход которого поступает системный сигнал передачи;: данных с выхода 68 приемопередатчика 59. По фронту сигнала с выхода 27 элемента 2И 66 управл ющее слово записываетс в регистр 12. Затем производитс собственно запись в буферную пам ть. Дл этого на системный вход 16 подаетс адрес чейки буферной пам ти 8, который распознаетс дешифратором 60 и Лог.1 сего выхода записываетс в триггер 62. Адрес также поступает с выхода 26 блока управлени на адресный вход 42 счетчика 4 адреса и записываетс в него по переднему фронту системного сигнала обмена, проход щему с выхода 67. приемопередатчика 59 на первый выход 43 управлени записью через элемент 2И-НЕ 61. Затем на системный вход 16 подаетс код данных, который с информационного выхода 26 блока управлени поступает на информационный вход 45 буферной пам ти 8. По сигналу передачи данных с выхода 68 приемопередатчика 59 на втором выходе 46 управлени записью формируетс сигнал записи, по фронту которого код данных заноситс в буферную пам ть. В момент окончани тестировани , определ емого кодом на выходах 32 и 33 регистра 12, на выходе первого мультиплексора 5 по вл етс сигнал 69 блокировки, который останавливает генератор 1 импульсов , а также через приемопередатчик 59 поступает на системный вход дл информировани об остановке тестировани .

Блок 2 делени частоты может быть построен на основе двоичного счетчика 70 и мультиплексора 71 (фиг.З).

Таким образом, устройство дл формировани тестов пам ти позвол ет без перезаписи буферной пам ти тестировать весь объем пам ти, что повышает достоверность результатов тестировани и сокращает врем его выполнени . Возможность осуществл ть тестирование как всего объема пам ти, так и ее фрагмента и программное управление режимом проведени тестировани расшир ют функциональные возможности устройства.

Формула, изобретени Устройство дл формировани тестов пам ти, содержащее генератор импульсов, счетчик адреса, блок буферной .пам ти и блок управлени , причем выходы счетчика адреса соединены с адресными входами

блока буферной пам ти, информационный выход блока управлени соединен с входом

счетчика адреса и информационным входом блока буферной пам ти, первый и второй 5 выходы управлени записью блока управлени соединены с входами записи соответственно счетчика адреса и блока буферной пам ти, вход начальной установки блока управлени вл етс одноименным входом ус10 тройства, отличающеес тем, что, с целью повышени достоверности контрол пам ти и расширени функциональных возможностей устройства, в него введены блок делени частоты, демультиплексор, четыре

15 мультиплексора, блок мультиплексоров, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр управл ющего слова, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И, причем выход генератора импульсов соединен с ин0 формационным входом блока делени час тоты, выход которого подключен к

информационному входу демультиплексора , выходы демультиплексора соединены с

счетными входами счетчика адреса, выходы

25 старших разр дов счетчика адреса соединены с информационными входами первого мультиплексора, выход которого соединен с входом признака окончани теста .блока управлени и первым входом элемента И, вы30 ходы первого и второго разр дов счетчика адреса соединены с первым и вторым информационными входами третьего и четвертого мультиплексоров, выход первого старшего разр да счетчика адреса подклю35 чен к третьему информационному входу третьего и третьему информационному входу четвертого мультиплексоров, к четвертому информационному входу третьего мультиплексора подключен .выход второго

40 старшего разр да счетчика адреса, к четвертому информационному входу четвертого мультиплексора подключен уровень логической , единицы, первый информационный вход блока мультиплексоров соединен с ин45 формационным выходом счетчика адреса, а его второй информационный вход подключен к адресному выходу блока буферной пам ти , выход блока мультиплексоров вл етс адресный выходом устройства, вы0 ход данных блока буферной пам ти соединен с информационным входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, управл ющий вход которого подключен к выходу третьего мультиплексора, а выход вл етс

5 информационным выходом устройства, управл ющий выход блока буферной пам ти подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, его второй вход соединен с выходом четвертого мультиплексора, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

вл етс управл ющим выходом устройства , первый информационный вход второго мультиплексора подключен к уровню логического нул , его второй информационный вход соединен с выходом управлени вы- боркой блока управлени , а его выход соединен с входом управлени выборкой блока буферной пам ти, информационный вход регистра управл ющего слова соединен с информационным выходом блока управле- ни , а его вход записи соединен с третьим выходом управлени записью блока управ-4 лени , выходы регистра управл ющего сло

ва подключены соответственно к второму входу элемента И, первому и второму управл ющим входам блока делени частоты, входу управлени направлени пересчета демультиплексора, первому и второму управл ющим входам первого мультиплексора , входу управлени адресами блока мультиплексоров, входу управлени второго мультиплексора, первому и второму управл ющим входам третьего мультиплексора, первому и второму управл ющим входам четвертого мультиплексора , входом сброса в О счетчика адреса.

Т а б л и ц а 1

Таблица2

20

ТаблицаЗ

Таблица4

(ami)

Фиг.З

Claims

Формула, изобретения

Устройство для формирования тестов памяти, содержащее генератор импульсов, счетчик адреса, блок буферной памяти и блок управления, причем выходы счетчика адреса соединены с адресными входами блока буферной памяти, информационный выход блока управления соединен с входом счетчика адреса и информационным входом блока буферной памяти, первый и второй выходы управления записью блока управления соединены с входами записи соответственно счетчика адреса и блока буферной памяти, вход начальной установки блока управления является одноименным входом устройства, отличающееся тем, что, с целью повышения достоверности контроля памяти и расширения функциональных возможностей устройства, в него введены блок деления частоты, демультиплексор, четыре мультиплексора, блок мультиплексоров, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр управляющего слова, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И, причем выход генератора импульсов соединен с информационным входом блока деления частоты, выход которого подключен к информационному входу демультиплексора, выходы демультиплексора соединены с счетными входами счетчика адреса, выходы старших разрядов счетчика адреса соединены с информационными входами первого мультиплексора, выход которого соединен с входом признака окончания теста блока управления и первым входом элемента Й, выходы первого и второго разрядов счетчика адреса, соединены с первым и вторым информационными входами третьего и четвертого мультиплексоров, выход первого старшего разряда счетчика адреса подключен к третьему информационному входу третьего и третьему информационному входу четвертого мультиплексоров, к четвертому информационному входу третьего мультиплексора подключен выход второго старшего разряда счетчика адреса, к четвертому информационному входу четвертого мультиплексора подключен уровень логической. единицы, первый информационный вход блока мультиплексоров соединен с информационным выходом счетчика адреса, а его второй информационный вход подключен к адресному выходу блока буферной памяти, выход блока мультиплексоров является адресный выходом устройства, выход данных блока буферной памяти соединен с информационным входом блока элементов ИСКЛ ЮЧАЮЩЕЕ ИЛИ, управляющий вход которого подключен к выходу третьего мультиплексора, а выход является информационным выходом устройства, управляющий выход блока буферной памяти подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, его второй вход соединен с выходом четвертого мультиплексора, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является управляющим выходом устройства, первый информационный вход второго мультиплексора подключен к уровню логического нуля, его второй информационный' вход соединен с выходом управления вы- 5 боркой блока управления, а его выход соединен с входом управления выборкой блока буферной памяти, информационный вход регистра управляющего слова соединен с информационным выходом блока управления, а его вход записи соединен с третьим выходом управления записью блока управ-'' ления, выходы регистра управляющего слова подключены соответственно к второму входу элемента И, первому и второму управляющим входам блока деления частоты, входу управления направления пересчета демультиплексора, первому и второму управляющим входам первого мультиплексора, входу управления адресами блока мультиплексоров, входу управления второго мультиплексора, первому и второму уп10 равляющим входам третьего мультиплексора, первому и второму управляющим входам четвертого мультиплексора, входом сброса в 0 счетчика адреса.

Таблица!

Выход 29 Выход 30 Сигнал на вых,2 0 0 f™ /2 0 1 frn /4 1 0 Тги /8 1 1 frw /16

Табл и ц а 2

Выход 32 Выход 33 Подключаемый вход Количество циклов I 0 0 48 ¹ 0 1 49 2 1 0 50 4 1 1 51 8

20 ТаблицаЗ

Выход 36, Выход 37 Подключаемый вход Периодичность ин- I версии данных ' ' ⁰ 0 53 По каждому адресу прямые и инверсные ' 0 т ⁵² По одному адресупрямые, а по сл еду ющему-инверсные 1 0 48 Первый полный перебор-прямые, второйинверсные 1 1 49 Два полных перебора-прямые, два следующих-инверсные

Таблица4

Выход 38 Выход 39 Подключаемый вход Периодичность ин- | версии данных , 0 0 53 По каждому адресу запись-чтение (чте- 0 1 52 ние-запись) - Пр одному адресу запись (чтение), а по следующему чтение 1 ( о ’(запись) 48 Один перебор адресов-запись (чтение). 1 1 а следующий чтение (запись) 58 Только чтение (или то, что записано в бу- фермой памяти)

Фиг.2

171*1235