SU1149312A1 - Устройство дл контрол микросхем оперативной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОСХЕМ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор импульсов, счетчик, дешифратор, мультиплексор, коммутатор, анализатор кодов, первый триггер, элемент задержки, первый элемент И, причем входы первой группы коммутатора подключены к выходам мультиплексора, информационные и адресные входы которого подключены к соответствующим выходам. счетчика, управл ющий вход мультиплексора подключен к выходу первого триггера, установочный вход которого подключен к выходу элемента задержки, а информационный вход соединен с щиной нулевого потенциала, входы дешифратора соединены с соответствующими выходами счетчика, первый выход дешифратора соединен с одним из входов первого элемента И и с входом элемента задержки, второй выход дешифратора соединен со счетным входом первого триггера и с другим входом первого элемента И, выход которого подсоединен к первому входу ком.мутатора, второй вход которого соединен с вторым выходом дешифратора, а третий вход и входы второй группы подключены к соответствующим выходам счетчика, первый управл ющий вход анализатора кодов подключен к одному из выходов коммутатора , другие выходы которого  вл ютс  выходами устройства, входами которого  вл ютс  информационные входы анализатора кодов, отличающеес  тем, что, с целью расширени  области применени  устройства путем обеспечени  контрол  времени регенерации информации, в него введены элемент регулируе.мой задержки, второй и третий три1теры, второй и третий элементы И, причем выход второго элемента И соединен с iS вторым управл ющим входом анализатора кодов и счетным входом счетчика, первый W вход - с выходом генератора импульсов, с первым входом третьего элемента И и счетным входом второго триггера, второй вход - с выходом второго триггера, установочные входы второго и третьего триггеров подк.;1ючевы к выходу элемента регулируемой задержки, информационные входы - к шине нулевого потенциала, вход элемента 4: регулируемой задержки соединен с выходом «:о третьего элемента И, второй вход которого подключен к выходу третьего триггера, тресо тий вход и группа входов третьего элемента И подключены к соответствующим выхоtvD дам счетчика, счетный вход третьего триггера соединен с одним из выходов коммутатора .

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  как отдельных корпусов микросхем оперативных запоминающих устройств (ОЗУ) динамического типа с мультиплексированными адресными входами, так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации. - Известно устройство дл  контрол  блоков полупроводниковой пам ти, содержащее генератор тактовых импульсов, генератор тестовой последовательности, блок управлени , блок формировани  временной диаграммы, блок согласовани  уровней, компаратор, адресный мультиплексор, преобразователь кодов и накопители. Это устройство позвол ет проводить тестовую расщиренную программу испытаний микросхем пам ти 1.

Недостатком этого устройства  вл етс  низкое быстродействие, в св зи с чем контроль пам ти занимает значительное врем , а также невысока  полнота контрол , поскольку регистраци  результатов тестировани  осуществл етс  только в режиме считывани  выходного сигнала, мину  выходные реакции по всем состо ни м таблицы истинности (запрет выборки при чтении, запрет выборки при записи разрешение выборки при записи).

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  контрол  оперативных накопителей, содержащее генератор, счетчик, дешифратор, элемент И, мультиплексор, триггер, элемент задержки, коммутатор и анализатор кодов, один из управл ющих входов которого подключен к выходу генератора, одни входы коммутатора подключены к выходам мультиплексора , вход счетчика соединен с выходом генератора, входы дешифратора подключены к выходам счетчика, входы элемента И подключены к выходам дешифратора, другие входы коммутатора и входы мультиплексора подключены к соответствующим выходам счетчика. Известное устройство позвол ет значительно уменьшить врем  тестировани  и повысить полноту контрол  БИС ОЗУ, так как регистраци  результатов тестировани  осуществл етс  не только в режиме считывани  выходного сигнала, но и по всем состо ни м таблицы истинности (запрет выборки при чтении, запрет выборки при записи, разрешение выборки при записи).

Особенность БИС ОЗУ динамического типа с произвольной выборкой заключаетс  в том, что за врем  2 мс необходимо обратитьс  к 128 строкам этих ОЗУ. Только при этом условии информаци  в динамической пам ти (К565РУЗ, К565РУ5) сохран етс  2.

Недостатком известного устройства  вл етс  отсутствие возможности проверки времени регенерации БИС ОЗУ, что сужает область применени  устройства.

Цель изобретени  - расширение области применени  устройства путем обеспечени  контрол  времени регенерации информации .

Указанна  цель достигаетс  тем, что в устройство дл  контрол  микросхем оперативной пам ти, содержащее генератор импульсов , счетчик, дешифратор, мультиплексор , коммутатор, анализатор кодов, первый триггер, элемент задержки, первый элемент И, причем входы первой группы коммутатора подключены к выходам мультиплексора, информационные и адресные входы которого .подключены к соответствующим выходам счетчика, управл ющий вход мультиплексора подключен к выходу первого триггера, установочный вход которого подключен к выходу элемента задержки, а информационный вход соединен с шиной нулевого потенциала , входы дешифратора соединены с соответствующими выходами счетчика, первый выход дешифратора соединен с одним из входов первого элемента И и с входом элемента задержки, второй выход дешифратора

соединен со счетньщ входом первого триггера и с другим входом первого элемента И, выход которого подсоединен к первому входу коммутатора, второй вход которого соединен с вторым выходом дешифратора, а третий вход и входы второй группы подключены

к соответствующим выходам счетчика, первый управл ющий вход анализатора кодов подключен к одному из выходов коммутатора , другие выходы которого  вл ютс  выходами устройства, входами которого  вл ютс  информационные входы анализатора

кодов, введены элемент регулируемой задержки , второй и третий триггеры, второй и третий элементы И, причем выход второго элемента И соединен со вторым управл ющим входом анализатора кодов и счетным

входом счетчика, первый вход - с выходом генератора импульсов, с первым входом третьего элемента И и счетным входом второго триггера, второй вход - с выходом второго триггера, установочные входы второго и третьего триггеров подключены к выходу

элемента регулируемой задержки, информационные входы - к шине нулевого потенциала , вход элемента регулируемой задержки соединен с выходом третьего элемента И, второй вход которого подключен к

выходу третьего триггера, третий вход и группа входов третьего элемента И подключены к соответствующим выходам счетчика, счетный вход третьего триггера соединен с одним из выходов коммутатора.

На фиг. 1 приведена структурна  схема

предлагаемого устройства; на фиг. 2 - временные диаграммы работы устройства на примере динамического ОЗУ емкостью 16кх1 (64кх1).

Устройство состоит из генератора 1 импульсов , первого элемента И 2, счетчика 3 с количеством разр дов п + К + 2, где п - количество адресных входов, К - количество информационных разр дов (дл  ОЗУ 16кх1 п 14, К 1), элемента 4 задержки, дешифратора 5, второго элемента И 6, мультиплексора 7, первого триггера 8, третьего элемента И 9, коммутатора 10, элемента 11 регулируемой задержки. Устройство подключаетс  к тестируемой микросхеме ОЗУ 12. Устройство также содержит анализатор 13 кодов, второй 14 и третий 15 триггеры. Тестируема  микросхема 12 соединена с элементами устройства с помощью коммутатора 10, представл ющего интерфейсную коммутационную матрицу, различную дл  различных цоколевых корпусов. В качестве анализатора 13 кодов может быть использован сигнатурный анализатор.

На временной диаграмме (фиг. 2) обозначены импульсы 16 генератора, синхроимпульсы 17, разр д «О (18) счетчика 3, разр д «1 (191 счетчика 3, сигнал RAS 20, сигнал CAS 21, сигнал «Чтение/Запись 22, статус «1 (23) дешифратора 5, сигнал 24 управлени  мультиплексора 7 на входе X, разр ды с 3 по 9 обозначены позици ми 25-31, сигнал 32 на входе элемента 11 регулируемой задержки, сигнал 33 на выходе элемента 11 регулируемой задержки, сигнал 34 на выходе второго триггера 14, сигнал 35 на выходе третьего триггера 15, команда 36 чтени , команда 37 записи, младша  половина адреса 38, старша  половина адреса 39, временна  задержка 40 элемента 4.

Устройство работает следующим образом .

Генератор 1 формирует импульсы, которые проход т через элемент И 6, и запускает счетчик 3, который, работа  в режиме непрерывного пересчета, вырабатывает еледующие друг за другом сигналы дешифрируемых статусов «О, «1, «2, «3 длительностью каждый по такту (периоду) синхросигнала , имеюшие активное нулевое значение . Дешифратор 5 формирует сигнал двойной ширины, имеющий также активное нулевое значение и используемый в качестве сигнала первого разрешени  выборки RAS. Такое формирование сигнала RAS гарантирует его переключение внутри сигналов «Чтение/Запись входа данных и адресов. Выход статуса «2 дешифратора 5 используетс  в качестве сдвинутого на длительность , равную одному такту синхросигнала, сигнала второго разрешени  выборки .

Таким образом, согласно временной ди аграмме (фиг. 2) во врем  каждой команды «Чтение и каждой команды «Запись имеют место два сдвинутых друг относительно друга сигнала разрешени  выборки RAS, CKS

адресные сигналы подаютс  на корпус тестируемой микросхемы 12 от счетчика 3 через мультиплексор 7, который коммутирует во времени последовательно две половины адресных сигналов. Младша  половина адресных линий передаетс  на выход мультиплексора 7 и, следовательно, на адресные входы (Aj, ..., An/2) текстируемой микросхемы 12 при нулевом значении управл ющего входа мультиплексора 7, а старша  половина - при единичном значении. Прием адресных частей в корпус микросхемы 12осуществл етс  по спаду сигнала RAS (младша  половина адреса). Дл  реализации мультиплексировани  половин адресных линий используетс  триггер 8, который по окончании сигнала CAS фронтом последнего устанавливаетс  всегда в нулевое состо ние по счетному входу. Поскольку пр мой выход триггера 8 соединен с управл ющим входом мультиплексора 7, то сразу по завершении определенной операции на выходе мультиплексора 7 устанавливаетс  младша  половина адреса, котора  и принимаетс  спадом сигнала RAS следующей операции . Как известно, на прием младщей половины адреса фронтом сигнала RA требуетс  врем  не менее 50 не, поэтому фронтом сигнала «Статус 1 дешифратора 5 запускаетс  элемент 4 задержки, который устанавливает триггер 8 в единичное состо ние и соответственно на управл ющем входе мультиплексора 7 устанавливаетс  единичное состо ние, которое обеспечивает передачу на выход мультиплексора старшей половины адресных линий до. возникновени  сигнала . По спаду сигнала CAS осуществ-1 етс  прием старшей половины адресных линий в тестируемую микросхему 12.

Дл  микросхем К565РУЗ и К565РУ5 семь младщих разр дов адреса, прини.маемых по сигналу RAS, определ ют адрес одной из 128 строк, по которой произойдет регенераци  информации. Следовательно, чтобы проверить врем  регенерации динамических ОЗУ, необходимо каждое обращение (здесь два обращени : одно - с чтением, другое - с записью) к одноименной строке делать через 2 мс.

В предлагаемом устройство задержка обращени  к одноименной строке осуществл етс  с помощью элементов И 6 и 9, элемента 11 регулируемой задержки, триггеров 14 и 15. После установки разр дов 2-9 счетчика в состо ние логической «1 разр ды 3-9 определ ют все 128 строк БИС ОЗУ, участвующих в регенерации информации в начале команды записи. Элемент И 9 при поступлении на него сигнала высокого уровн  с генератора 1 вырабатывает положительный импульс (длительностью, равной положительному значению синхросигнала ), по заднему фронту которого запускаетс  элемент 11 регулируемой задержки.

Низкий уровень сигнала с выхода элемента 11 регулируемой задержки поступает на установочный вход триггера 14 и удерживает его в единичном состо нии до окончани  сигнала элемента 11 регулируемой задержки.

После окончани  сигнала регулируемой задержки первый же положительный перепад с генератора 1, поступающий на счетный вход триггера 14, сбросит его, так как на его информационном входе присутствует сигнал логического «О. Кроме того, сигнал с выхода элемента 11 регулируемой задерки поступает на установочный вход триггера 15. Триггер 15 блокирует прохождение сигналов генератора через третий элемент И 9 до по влени  сигнала чтени  в Следующем такте {инверси  2-го разр да счетчика 3). Инверси  2-го разр да счетчика 3 с коммутатора 10 поступает на счетный вход триггера 15.

Инверсный выход триггера 14 соединен с входом элемента И 6, следовательно, как только триггер 14 установитс  в единичное состо ние, он блокирует синхросигна.ты.

Триггер 14 введен дл  синхронизации регулируемой задержки с синхросигналами устройства . Длительность регулируемой задержки триггера 14 зависит от частоты генератора: чем выше частота генератора 1, тем длительность регулируемой задержки больше.

Врем  тестировани  предлагаемого устройства мало. Дл  ОЗУ 16К (п 14), имеющего 128 строк и 128 стобцов и врем  регенерации 2 мс, при двух значени х данных (логического «О и логической «1) врем  полного теста составит 2 2 0,51 с. Дл  ОЗУ 64К (п 16) врем  полного теста составит 2,04 с.

Таким образом, при незначительном увеличении времени полной проверки по сравнению с известным устройством (у которого оно соответственно дл  указанных микросхем составл ет 0,26 с и 1,02 с) предлагаемое техническое решение расшир ет область применени  устройства благодар  обеспечению контрол  времени регенерации, которое  вл етс  одним из основных параметров данных микросхем.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОСХЕМ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор импульсов, счетчик, дешифратор, мультиплексор, коммутатор, анализатор кодов, первый триггер, элемент задержки, первый элемент И, причем входы первой группы коммутатора подключены к выходам мультиплексора, информационные и адресные входы которого^ подключены к соответствующим выходам. счетчика, управляющий вход мультиплексора подключен к выходу первого триггера, установочный вход которого подключен к выходу элемента задержки, а информационный вход соединен с шиной нулевого потенциала, входы дешифратора соединены с соответствующими выходами счетчика, первый выход дешифратора соединен с одним из входов первого элемента И и с входом элемента задержки, второй выход дешифратора соединен со счетным входом первого триггера и с другим входом первого элемента И, вы- ход которого подсоединен к первому входу коммутатора, второй вход которого соединен с вторым выходом дешифратора, а третий вход и входы второй группы подключены к соответствующим выходам счетчика, первый управляющий вход анализатора кодов подключен к одному из выходов коммутатора, другие выходы которого являются выходами устройства, входами которого являются информационные входы анализатора кодов, отличающееся тем, что, с целью расширения области применения устройства путем обеспечения контроля времени регенерации информации, в него введены элемент регулируемой задержки, второй и третий триггеры, второй и третий элементы И, причем выход второго элемента И соединен с „ вторым управляющим входом анализатора S3 кодов и счетным входом счетчика, первый вход — с выходом генератора импульсов, с первым входом третьего элемента И и счетным входом второго триггера, второй вход — с выходом второго триггера, установочные входы второго и третьего триггеров подключены к выходу элемента регулируемой задержки, информационные входы — к шине нулевого потенциала, вход элемента регулируемой задержки соединен с выходом третьего элемента И, второй вход которого подключен к выходу третьего триггера, третий вход и группа входов третьего элемента И подключены к соответствующим выходам счетчика, счетный вход третьего триггера соединен с одним из выходов коммутатора.

   >