SU1656591A1

SU1656591A1 - Оперативное запоминающее устройство

Info

Publication number: SU1656591A1
Application number: SU894702791A
Authority: SU
Inventors: Александр Алексеевич Кузнецов; Виктор Петрович Онышко; Евгений Ярославович Ваврук; Степан Ярославович Перепичка
Original assignee: Предприятие П/Я В-8751
Priority date: 1989-05-05
Filing date: 1989-05-05
Publication date: 1991-06-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации. Устройство содержит блоки пам ти 1, дешифратор 2, элементы ИЛИ первой 4 и второй 3 групп, элементы И первой 5 и второй 6 групп, буферный регистр 7, блоки сравнени 8, элемент И 9, элемент И-НЕ 10. Изобретение позвол ет повысить быстродействие устройства за счет одновременного чтени однородной информации из всех блоков пам ти. 1 ил.

Description

о ел ( ел ю

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации.

Цель изобретени - повышение быстродействи устройства.

На чертеже приведена структурна схема оперативного запоминающего устройства .

Устройство содержит N блоков пам ти

I,дешифратор 2, элементы ИЛИ второй 3 и первой 4 групп, элементы И первой 5 и второй б групп, буферный регистр 7, блоки 8 сравнени , элемент И 9. элемент И-ПЕ 10. На чертеже обозначены контрольный выход

I1.вход 12 группового чтени , вход 13 чтени , вход 14 записи, адресные входы 15, информационные входы 16, выход 17 ин- дентификации, информационные выходы 18 и вход 19 групповой записи.

Устройство работает следующим образом .

При обращении к устройству на адресные входы 15 поступает М-разр дныи адрес, старшие К разр дов которого посту пают на дешифратор 2. младшие (М-К) разр дов которого поступают на адресные входы N блоков пам ти 1. На одном из выходов дешифратора 2 вырабатываетс сигнал выборки N-ro блока пам ти который поступает на первые входы соответствующих элемен гов И первой 5 и второй G групп, разреша прохождение сигналов записи (ЗП)и чтени (Ч Т) на соотаетств,щий блок 1 пам ти.

При выполнении процедуры записи на входе 19 групповом записи сигнал отсутствует . На информационные входы 16 подаютс записываемые данные, которые записываютс з блок 1 пам ти, определ емый дешифратором 2,

При выполнении процедуры чтени на аходе группоього чтени 12 сигнал отсутст- пует. Блок 1 пам ти, номер которого определ ет дешифратор 2, выставл ет на своем информационном выходе считываемые данные , поступающие через соответствующий буферный регистр 7 на информационный выход устройства 18.

Сигнал идентификации на выходе 17 указывает период зан тости соответствующего блока 1 пчмлти.

При нутенми N блоков 1 пам ти или заполнении их однородной информацией во врем тестировани младшие (М- К) разр дов адреса поступают на адресные входи N блоков 1 пам ти. На информационные входы 16 подаютс записываемые данные. На вход групповой записи 19 подаетс сигнал , вл ющийс в данном случае обобщенным сигналом записи, который поступав через элементы ИЛИ группы 4 на вход записи всех блоков 1 пам ти.

При чтении однородной информации из

N блоков 1 пам ти во врем тестировани младшие (М-К) разр дов адреса поступают на адресные входы N блоков 1 пам ти. На вход группового чтени 12 подаетс сигнал, вл ющийс в данном случае обобщенным

0 сигналом чтени . Блоки 1 пам ти одновременно выставл ют на своих информационных выходах данные, которые через буферные регистры 7 поступают на информационный выход 18 устройства. Информа5 ци с информационных выходов блоков 1 пам ти поступает поразр дно на блоки 8 сравнени . При этом первые разр ды N блоков 1 пам ти поступают на первую схему 8 сравнени , вторые разр ды - на вторую схе0 му сравнени , последние М-е разр ды поступают на М-ю схему сравнени . Количество блоков 8 сравнени определ етс информационной разр дностью блоков 1 пам ти.

5Если информаци на выходе N блоков

пам ти 1 одинакова, то на выходе элемента И 9 присутствует сигнал единичного уровн , а на выходе элемента И-НЕ 10 - сигнал нулевого уровн , что свидетельствует о том,

0 что в блоках пам ти по данному адресу за- однотипна информаци , котора выдаетс на информационный выход 18.

Если информаци на выходе N блоков пам ти 1 различна (даже в одном разр де),

5 то на выходе элемента И 9 присутствует сигнал нулевого уровн , а на выходе элемента И-НЕ 10 - сигнал высокого уровн , что свидетельствует о том, что в блоках пам ти 1 по данному адресу записана разна

0 информаци .

Дл анализа номера неисправного блока необходимо провести процедуру чтени по данному адресу из каждого блока 1 пам ти отдельно.

5Изобретение позвол ет повысить быстродействие устройства за счет одновременного чтени однородной информации из всех блоков пам ти.

Claims

Формула изобретени

0 Оперативное запоминающее устройство , содержащее блоки пам ти, дешифратор , элементы И первой и второй групп, элементы ИЛИ первой группы, выходы которых соединены с входами записи соответст5 вующих блоков пам ти , информационные входы которых объединены и вл ютс информационными входами устройства, адресные входы блоков пам ти объединены и вл ютс адресными входами первой группы устройства первые входы элементов

ИЛИ первой группы соединены с выходами соответствующих элементов И второй группы , первые выходы которых соединены с первыми входами соответствующих элементов И первой группы и с соответствующими выходами дешифратора, входы которого вл ютс адресными входами второй группы устройства, вторые входы элементов И первой группы объединены и вл ютс входом чтени устройства, вторые входы элементов И второй группы объединены и вл ютс входом записи устройства, вторые входы элементов ИЛИ первой группы объединены и вл ютс входом групповой записи устройства .отличающеес тем, что, с целью повышени быстродействи устройства, в него введены элементы ИЛИ второй группы, буферные регистры, блоки сравнени , элемент И и элемент

И-НЕ, первый вход которого соединен с первыми входами элементов ИЛИ второй группы и вл етс входом группового чтени устройства, выходы элементов И первой

группы соединены со вторыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с входами чтени соответствующих блоков пам ти, информационные выходы которых поразр дно соединены с входами соответствующих блоков сравнени , выходы которых соединены с входами элемента И, выход которого соединен с вторым входом элемента И-НЕ, выход которого вл етс контрольным выходом устройств выходы блоков пам ти соединены с входами соответствующих буферных регистров, выходы которых объединены и вл ютс информационными выходами устройства.