SU1056266A1 - Запоминающее устройство - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители информации, входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации, 5 / .:. j t i входы которых  вл ютс  адресными, управл ющими и информационнйг-ш входами устройства,, а выходы накопителей информации соединены с одними из входов блока вывода информации, выходы которого  вл ютс  информационными выходами устройства, о т л и ч а ю щ е ее   тем, что, с целью упрощени  устройства и повьш ени  его надежности за счет обнаружени  етиибок, в нем выходы блока ввода информации соединены с другими входами блока вывода информации , а также введен блок анализа информации , входы которого подключены к информационным входам и выходам устройства , а выход  вл етс  управл ющим выходом устройства..

Description

2. Устройство по п. 1, отличающеес  тем что блок анализа информации содержит элементы НЕ

.и элементы П-НБ, причем выходы первого и второго элементов И-НЕ подключены к входам третьего элемента И-НЕ, выход которого  вл етс  выходом бло ,ка, первые входы первого и второго элементов И-НЕ соединены с выходеа т

первого и второго элементов НЕ соответственно , второй вход первого элемента И-НЕ и вход второго элемента НЕ объединены и  вл ютс  одним, и вхопов . доугим вхпдом KOTODoro  вл етс  объединенные второй вход второго элемента И-НЕ и вход первого эле мента НЕ..

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах (ЗУ).

Известно ЗУ, содержащее в каждом разр де выходной формирователь, микросхемы пам ти, буферные элементы, выходы которых соединены с соответствующими входами микросхем пагл ти , выходы которых объединены между собой и соединены с входом выходного формировател  ij .

Это устройство недостаточно надежно , поскольку возможна запись ложной информации при неисправност х информационных цепей записи и возможно обращение на чтение при неисправных информационных цеп х считывани .

Наиболее близким техническим реше ием к изобретению  вл етс  ЗУ,каждый разр д которого включает микросхемы пам ти, буферные элементы адреса , буферный элемент команды, дешифратор выборки, выходы которого соединены с входами выборки микросхем пам ти, одноименные входы адреса которых объединены между собой и соединены с выходами буферных элементов адреса, йходы команды микросхем пам ти объединены собой и соединены с выходом буферного элемента команда, выходной буферный элемент , входной буферный элемент, выход которого соединен с.объединенными между собой информационными входаг1и микросхем пам ти, выходы которых объединены между собой и соединены с входом выходного буферного элемента 2 .

Такое ЗУ также недостаточно надежно , посколйку возможна запись ложной информации при неисправных информационных цеп х записи,.и возможно обращение на чтение при уже неисправных информационных цеп х считывани .

Дл  построени  ЗУ большой емкости наращиванием однотипных ЗУ иногда используетс  последовательное соединение ЗУ. Адресные и командные сигналы подаютс  на все ЗУ параллельно а одноименные разр ды всех ЗУ соедин ютс  последовательно. В режиме записи записываема  информаци  подаетс  на информационные входы первого ЗУ. Б режиме чтени  считанна  информаци  снимаетс  с информационных выходов последнего ЗУ. Выбор нужного ЗУ осуществл етс  с помощью специального дешифратора, управл емого старшими разр дами регистра адреса.

В такой системе в каждом невыбранном ЗУ обеспечиваетс  трансл ци  сигналов с информационных входов на информационные выходы, а в выбранном ЗУ организуетс  поступление считанных сигналов в общую цепь прохождени  информации..

Недостатком указанного ЭУ большой емкости  вл ютс  большие затраты оборудовани  дл  ррганиэации трансл ции сигналов с информационных входов на информационные выводы ЗУ и дл  организации поступлени  считанных сигналов в общую цепь прохождени  информации.

Целью изобретени   вл етс  упрощение устройства и повышение его надежности за счет обнаружени  ошибок

Поставленна  цель достигаетс  тем, что в запоминающем устройстве, содержащем накопители информации, входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации , входы которых  вл ютс  адресными , управл ющими и информационными входами устройства, а выходы накопителей информации соединены с одними из входов блока вывода информации, выходы которого  вл ютс  информаЕционными выходами устройства, выходы блока ввода информации соединены с другими входами блока вывода информации , при этом в устройство введен блок анализа информации, ВХоды которого подключены к информационным входам и выходам устро,йства, а выход  вл етс  управл ющим выходом устройства . Кроме того, блок анализа информации содержит элементы НЕ и элементы И-НЕ, причем выходы первого и второго элементов И-НЕ подключены к входам третьего элемента И-НЕ, выход которого  вл етс  выходом блока первые входы первого и второго элементов И-НЕ соединены с выходами первого и второго элементов НЕ соответственно , второй вход первого элемента И-НЕ и вход второго элемента НЕ объединены и  вл ютс  одним и входов блока, другим входом которого  вл ютс  объединенные второй вход второго элемента И-НЕ и вход первого элемента НЕ. На фиг. 1 изображена функциональна  схема ЗУ; на фиг. 2 - то же, . блока анализа информации. Устройство (фиг. 1) содержит накопители .инфррмации, выполненные на микросхемах 1 и 2 пам ти, с адресны ми 3-6,, командными 7 и 8 и информационными 9 и 10 , входами 11 и 12 выборки и выходами 13 и 14, адресный блок, состо щий из буферных элементов 15 и 16 адреса,- ре- гистр 17 команд, блок вывода информации , выполненный в виде элемента И-НЕ 18 и имеющий входы 19 и 20, блок ввода информации, выполненный в виде элемента НЕ 21, дешифратор 2 и блок 23 анализа информации с входами 24 и 25. Несколько Таких устройств (фиг.1 вход т в состав многоразр дного накопител . В свою очередь, несколько многоразр дных накопителей могут обеспечить наращивание информационного объема ЗУ до требуемой величин Блок 23 содержит первый 26 и вто рой 27 элемент НЕ, первый элемент И-НЕ 28 с входами 29 и 30, второй элемент И-НЕ 31 с входами 32 и 33 и третий элемент И-НЕ 34 с входами 35 и 36. Устройство работает в трех режимах: Запись, Чтение и Хранение В режиме Запись на адресные входы буферных элементов 15 и 16 и дешифратора 22 поступает адресный код, на управл ющий вход, дешифрато ра 22 поступает сигнал разрешени  выборки, на вхьд регистра 17 поступает сигнал записи, а на вход элемента 21 - записываетс  информаци , котора  может быть представлена низ «сим или высоким уровнем. Запись информации происходит в ту микросхему или 2 пам ти, на входе 11 или 12 ко торой находитс  разрешающий потенци с одного из выходов дешифратора 22. В рехшме Запись на входе 19 элемента И-НЕ 18 всегда находитс  высокий уровень с выходов 13 и 14 гликросхем 1 и 2 пам ти, разрешающий прохождение сигнала, поступившего на его вход 20. Инвертированный сигнал с выхода элемента И-НЕ 18 поступает на вход 24 блока 23, поэтому на входах 24 и 25 блока 23 при исп авных разр дных цеп х всегда имеютс  одинаковые уровни, а на информшдионном выходе устройства всегда имеетс  тот же уровень, что и на его информационном входе, т-.е. в режиме записи обеспечиваетс  трансл ци  через ЗУ входной информации. Пусть на входах 24 и 25 блока 23 наход тс  высокие уровни, которые поступают «а входы элементов НЕ 26 и 27, а также на входы 29 и 33 элементов И-НЕ 28 и 31. На выходах элементов НЕ 26 и 27 имеютс  низкие уровни, которые поступают на . входы 30 и 32 элементов И-ПЕ 28 и 31 и независимо от уровней на входах 29 и 33 тех же элементов создают на их выходах высокие уровни. При совпадении высоких уровней на входах 35 и 36 элемента И-НЕ 34 на его выходе имеетс  низкий уровень. Пусть на входах 24 и 25 блока 23 наход тс  низкие уровни. Можно показать , что на выходе блока -будет также низкий уровень. Если входна  информаци  представлена низким уровнем, то при неисправности элемента НЕ.21 и цепи на его выходе на выходе блока 23 находитс  высокий уровень, СИГНс1ЛИЗИруЮй1ИЙ о неисправности цепей записи. Неисправности элемента НЕ 21 и цепи на его выходе, создающие порто нный низкий уровень на входе, 24 блока 23 привод т к совпадению сигналов на входах 24 и 25 блока 23 и, следовательно, к отсутствию сигнала сбо . Однако запись информгщии происходит правильно, так как неисправности не вызывают изменени  информации на информационных входах 9 и 10 микросхем 1 и 2 пам ти. Если в.ходна  информаци  представлена высоким уровнем то неисправности элемента НЕ 21 и цепи на его выходе, создающие посто нный высокий уровень на входе 24 блока 23, привод т к совпадению сигналов на входах 24 и 25 блока 23 и, следовательно , к отсутствию сигнала сбо . Однако происходит запись верной информации , так как неисправности не вызывают изменени  информации на информационных входах 9 и 10 (микросхем 1 и 2 пам ти. Неисправности элемента НЕ 21 и цепи на его выходе, создающие посто нный низкий уровень на входе 24 -блока 23, привод т к несовпадению сигналов на входах 24 и 25 блока 23.. Низкий уровень, поступак дий на вход 24 блока 23, приводит к по вл нию на выходе элемента НЕ .27 высок го уровн , который поступает на вх 32 элемента И-НЕ 31. Совпадение на входах 32 и 33 элемента И-НЕ 31 высоких уровней приводит к по влению на его выходе низкого уровн , торый поступает на вход 36 элемент И-НЕ 34. Независимо от уровн  сигн на входе 35 этого элемента на его выходе имеетс  высокий уровень, си нализирующий о неисправности цепей записи. ,; Неисправности элемента И-НЕ 18 или цепи на его выходе, которые со дают несовпадение сигналов на входах 24 и 25 блока 23, привод т к выработке сигнала сбо . Однако во всех случа х происходит запись аер йой информации, а сигнал сбо  указывает на неисправность цепей считывани , , . Дл  более полного контрол  разр дных цепей в цикле загписи можно после записи информации в том же цикле изменить входной уровень на инверсный и дополнительно проконтр лировать всю разр дную цепь, но уж без подачи управл ющего сигнала дешифратора 22, .т.е. без. записи новой информации. ... ... В.режиме Чтение на адресные входы буферных элементов 15 и16 дешифратора 22 поступает адресный код, на управл ющий вход дешифрато ра 22 поступает сигнал разрешени  выборки/ на ВХОД регистра 17 поступа е.т сигнал чтени .. Чтение информации происходит из той г-мкросхемы 1 или 2 пам ти, на входе 11:или 12 которой имеетс  раз решающий сигнал с одного из выходов дешифратора 22. Считанна  информаци :В зависимости от выбранной микросхе мы 1 или 2 пам ти по вл етс  на выходе 13 или 14 и поступает на вход 19 элемента И-НЕ 18. Так как считанна  информаци  может быть представлена .низким или высоким уровнем, то дл  того, чтобы потенциал на входе 20 э 1еМента И-НЕ 18 не вли л на прохождение считанного сигнала, он доллсен быть высоки дл  чего на вход элемента НЕ 21 в р ежиме чтени  необходимо подать низ кий уровень, который через элемент НЕ 21 поступает на вход 20 элемента И-НЕ 18. На входах 24 и 25 блока 23 мо- гут быть разные уровни, т.е. выдаетс  сигнал сбо , однако в режиме Чтение он должен игнорироватьс . При последовательном соединении нескольких ЗУ считанна  информаци  может поступить на вход элемента НЕ. 21 с другого ЗУ, тогда эта информаци  проходит с входа на выход данного ЗУ аналогично тому, как в режиме Запись, так как при отсутствии обращени  к данному ЗУ на выходах 13 и 14 микросхем 1 и 2 паЫ ти имеютс  высокие уровни. В режиме Хранение на адресные входы буферных элементов 15 и 16 и дешифратора 22, на вход регистра 17 команд можно подать любые уровни. Дешифратор 22 не долхсен выдавать разрешак|ций уровень, чтобы не было обращени  в какой-либо микросхеме 1 и 2 пам ти. Это достигаетс  тем, что не подаетс  сигнал разрешени  на управл ющий вход дешифратора 22. Уровень, поступивший на вход 25 блока 23 и н,а вход э лемента НЕ 21, проходит через этот элемент и поступает на вход 20 элемента И-НЕ 18. Так как в этом режиме нет обращени  к накопителю, то на выходах 13 и 14 микросхем 1 и 2 пам ти имеетс  высокий уровень, который разрешает прохождение сигнала с входа 26 элемента И-НЕ 18 на его.выход, а оттуда на вход 24 блока 23, т.е. в режиме Хранение возможен контроль всей разр дной цепи так же как и в режиме Запись. . Технико-экономический эффект предлагаемого устройства по сравнению с Изве.стным заключаетс  в повышении надежности устррйстваг упрощении диагностики и- экономии оборудовани . . Предлагаемое устройство обладает более высокой надежностью, так как введен контроль записываемой информации и информационных цепей записи вплоть до информационных входов микросхем пам ти, введен контроль информационных цепей считывани  в цикле записи. Использование предлагаемого ЗУ в вычислительной системе позвол ет: ввести контроль иЭДормационных цепей записи и считывани  без обращени  ЗУ на запись или считывание, т.е. в режиме хранени  информации, . подава  разные уровни на информационные входы и контролиру  сигналы на информационных выходах; многократной записью информации в случае сбо  или отказа отделить сбой от отказа, так как случайный сбой при повторной записи не повторитс . В случае использовани  в процессоре кода предлагаемое устройство позвол ет отличить неисправность или сбой элементов хранени  информации от неисправностей информационных цепей записи и считывани , что значительно упрощает диагностику и поиск неисправностей.

Предлагаемое устройство дает экономию в оборудовании, так как . прохождение сигналов с информационных входов на информационные выходы ЗУ в обход микросхем пам ти, но с использованием всего электронного обрс1млени  информационного тракта ЗУ, позвол ет без затрат оборудовав

ГI .

ни  осуществить последовательное боединение одноименных разр дов ЗУ с целью наращивани  объема ЗУ. Выбор одного из нескольких последовательно соединенных ЗУ осуществл етс  подачей сигнала стробировани  на входы стробировани  дешифраторов выборки нужного ЗУ,

Щ т

cSoa

3

Фиг.2

Claims (2)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители информации, входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации,.

входы которых являются адресными, управляющими и информационными входами устройства,, а выходы накопителей информации соединены с одними из входов блока вывода информации, выхода которого являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения его надежности за счет обнаружения ошибок, в нем выходы блока ввода информации соединены с другими входами блока вывода информации, а также введен блок анализа информации, входы которого подключены к информационным входам и выходам устройства, а выход является управляющим выходом устройства. S

Фиг!

сл

N3

О

О) >

. 1056266

2. Устройство по π. 1, отличающееся тем, что блок анализа информации содержит элементы НЕ и элементы И-НЕ, причем выходы первого и второго элементов И-НЕ подключены к входам третьего элемента И-НЕ, выход которого является выходом бло,ка, первые входы первого и второго элементов И-НЕ соединены с выходами первого и второго элементов НЕ соответственно, второй вход первого элемента И-НЕ и вход второго элемента НЕ объединены й являются одним, из вхопов блока. лочгим вхо-

пом котооого является объеди- ненные второй вход второго эле- мента И-НЕ и вход первого эле- мента НЕ.