SU1396160A1 - Запоминающее устройство с тестовым самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  оперативных запоминающих устройств с повьшенной достоверностью функционировани . Цель изобретени  - повышение достоверности контрол . Устройство содержит накопитель 1, мультиплексоры адреса 2. и данных 3, регистр 6 данных. Повышение достоверности контрол  достигаетс  введением группы 4 элементов ИСКЛЮЧАЮЩЕЕ {ШИ, блока 7 формировани  сигнатуры, регистра -8 сигнатуры, блока 9 сравнени , триггера, блока равлени , служащих дл  обеспечени  полной тестовой проверки накопител  без -разрушени  записанной в нем информации , З.ил,, 4 табл. е

Description

со

О) О)

Изобретение относитс  к вьр1исли- тельной: технике и может быть использовано дл  построени  оперативных запоминающих устройств с повышенной достоверностью функционировани .

Цель изобретени  - повышение достоверности контрол .

На фиг. 1 представл€ На схема запоминающего устройства с тестовым самоконтролем , на фиг,2 - схема блока управлени ; на фиг.З - схема распределител  имоульсов

Устройство (фиг,1) содержит нако- питель 1, мультиплексоры данных 2 и адреса 3, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, блок 5 управлени , регистр 6 данных, блок 7 формировани  сигна-- туры, регистр 8 сигнатуры, блок 9 сравнени , триггер 10, входы данных 11, адреса 12, записи 13, считывани  14, синхронизации 15 и режима 16, выходы данных 17 и ошибки 18, На фиг,1 также показаны св зи 19-27,

БЛОК управлени  (фиг.2) содержит делитель 28 частоты, счетчик 29 адреса , счетчик-модификатор 30, счетчик 31 по модулю три, блок 32 посто нной пам ти, мультиплексор 33, распредели тель 3.4 импульсов, элементы и 35,36, элемент НЕ 37. На фиг.2 показаны также св зи 38-45,

Распределитель импульсов (фиг,3) содержит элементы ИЛИ 46-47, элементы И 48,49, регистр 50 сдвига, элемент НЕ 51, элемент ИЛИ-НЕ 52, элемент ИЛИ 53, элемент НЕ 54, элементы И-НЕ 55,565 элемент ИЛИ 57, RS-триг- геры 58,59,

Блок 5 управлений формирует сигнал окончани  контрол  38,

Запоминающее устройство работает в двух режимах: рабочем режиме и в режиме тестового самоконтрол  без рарушени  информации,

Перед началом работы устройстве: инверсные выходы триггеров 58,59 устанавливаютс  в единичное состо ни а выходы регистра 50 сдвига с первого по восьмой - в состо ние 01111111 (цепи установки не показаны),

В рабочем режиме на входе 16 присутствует логический нуль, обеспечивающий передачу данных и адреса с входов 11 и 12 устройства, через hp/л типлексоры 2,3 в накопитель 1, а также выработку сигналов выбора кристалла 19 и записи 20 (в цикле записи) распределителем 34 импульсов.

Q

5

0

5

В режиме тестового самоконтрол  на пход 16 подаетс  лог ическа  единица , разреша  формирование теста блоком 5 управлени  и передачу адреса с выходов 21 через мультиплексор 3 и данных с регистра 6 через мультиплексор 2 в накопитель 1.

Принцип тестового самоконтрол  запоминающего устройства (ЗУ) без разрушени  информации основан на подсчете сигнатуры всего ЗУ с последую- наложением тестовых слон на информацию , записаршую в ЗУ, к ее восстановлением . Алгоритм работы устройства в режиме самоконтрол  по сн етс  табл. 1,

При переводе входа 16 в состо ние логической единицы разрешаетс  работа делител  28 частоты, старший разр д которого- используетс  дл  задани  типа обращени  к накопителю 1 - чтение/запись. Таким образом, в режиме самоконтрол  по каждому адресу производитс  операци  чтени  и записи . Сигнал чтени  (логический ноль) через элемент НЕ 37, мультиплексор 33 и элемент ИЛИ 53 (фиг.2,3) поступает на вход элемента И 48 и разрешает прохождение синхрои1мт1ульсов с входа 15 на вход сдвига регистра 50 (переключение счетчиков 29-31 и сдвиг в регистре 50 осуществл етс  по переднем фронту импульсов 15), Циклический сдвиг информации в регистре 50 (активный уровень выхода нулевой) обеспечивает формирование сигнала выбора кристалла 19, строба 24 приема считанных данных в регистр: 6, В блоке формировани  сигнатуры 7 осуществл етс  сложение по модулю два каждого считанного из накопител  слова с предьщущим состо нием регистра и сдвиг на один разр д,

После выполнени  операции чтени  старший разр д делител  28 частоты переходит в состо ние единицы, зада-, ва  операцию записи, котора  блокируетс  в первом и втором циклах (см, табл,1) на элементе И 36 сигналом с выхода 45 элемента ИЖ 46, определ ющего нулевое состо ние двух старших разр дов 43,44 счетчика-модификатора 30,

Таким образом, в первом цикле работы устройства производитс  чтение по всем адресам ЗУ дп  формировани  сигнатуры в регистре 6. По переполнению счетчика адреса 29 (нулевой СИ1- нал 41) формируетс  строб 25 приема в регистр сигнатуры 8 и импульс обнулени  блока 7 формировани  сигнатуры

Во втором цикле работы устройства аналогично подсчитываетс  сигнатура ЗУ, и по импульсу переполнени  41 формируетс  строб 26 триггера 10, Врем  подачи строба 26 выбираетс  достаточным дл  приема последнего считанного из ЗУ слова в блок 7 формировани  сигнатуры и сравнени  полученной сигнатуры с записанной в регистре 8, В случае несравнени  блок 9 формирует сигнал логической единицы, и по сигналу 26 триггер 10 устанавливаетс  в единицу, фиксиру  ошибку.

При правильном формировании эта-i лонной сигнатуры осуществл етс  пере- ход собственно к тестированию ЗУ, заключающемус  в суммировании в циклах 3,5,7 по модулю два информации в ЗУ с тестовыми словами MTi в соответствии с табл,2 и в восстановлении в циклах 4,6,8 исходной информации в ЗУ путем повторного сложени  с тестовыми словами MTi. Примеры тестовых слов MTi приведены в табл,3.

В качестве примера рассмотрим работу устройства в циклах 3,4. Считанна  из накопител  1 по нулевому адресу информаци  складываетс  по модулю два на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 4.с тестовым словом МГ1 (см.табл,2) и по стробу 24 записываетс  в регистр 6 данных. Далее по нулевому адресу производитс  запись модифицирова1 ного слова с регистра 6 через мультиплексор 2 в накопитель 1, Далее производитс  модификаци  слова по первому адресу и т,д. По импульсу 41 перепол- нени  происходит формирование сигнала обнулени  блока 7,

Работа ЗУ в четвертом цикле аналогична с той лишь разницей, что путем повторного сложени  по модулю .два на элементах 4 происходит восстановление информации в ЗУ и формирование сигнатуры в блоке 7 сравнение полученной сигнатуры в блоке 9 сравнени  и фиксаци  ошибки в триггере 10 по стробу 26, формируемому в 2,4,6,8 циклах.

Формирование последовательности тестовых слов в соответствии с табл,2 осуществл етс  в блоке 32 посто нной пам ти, младшие разр ды адреса которого подключены к выходам счетчика

5

5

0

5

0

5

0

5

31 по модулю три, а старшие разр ды адреса - к выходам счетчика - модификатора 30, осуществл ющего, подсчет числа циклов, В табл.4 приведено распределение тестовой информации в блоке 32 посто нной пам ти,

В случае возникновени  ошибки на выходе 18 устройства формируетс  сигнал ош бки, а нулевым сигналом 27 с инверсного выхода триггера 10 блокируетс  на элементе И 35 поступление синхроимпульсов на делитель 28 частоты и контроль прекращаетс .

В случае исправной работы устройства нулевым сигналом с инверсного выхода старшего разр да счетчика-модификатора 30 блокируетс  поступление синхроимпульсов через элемент И 35, а единичный сигнал с пр мого выхода старшего разр да счетчика 30 nocTsmaeT на выход 38 ок.ончани  контрол  устройства.

Таким образом, в запоминающем устройстве обеспечиваетс  полна  тестова  проверка накопител  без разруще- ни  записанной в накопитель информации .

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с тестовым самоконтролем, содержащее накопитель, вхзд записи которого соединен с одно- икенным выходом блока управлени , входы синхронизации, записи и считывани  которого  вл ютс  одноименными входами устройства, мультиплексор адреса и мультиплексор данных, информационные входы первой- группы которых  вл ютс  соответственно адресными и информационными входами устройства, регистр данных, отличающеес  тем, что, с целью повьшени  достоверности контрол , в устройство введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок формировани  сигнатуры, регистр сигнатуры, блок сравнени  и триггер, причем адресные и информационные входы накопител  подключены соответственно к входам мультиплексора адреса и мультиплексора данных, информационные входы второй группы которых соединены соответственно с адресными выходами блока управлени  и с выходами регистра данных, информационные входы которого подключены к выходам элементов ИСКЛЮЧ ХОДЕЕ 1ШИ

   группы и к информационным входам блока формировани  сигнатуры, выходы которого подключены к информационньтм входам регистра сигнатуры и к входам первой группы блока сравнени , входы второй группы которого соединены с выходами регистра сигнатуры, а выход подключен к информационному входу триггера, пр мой выход которого  вл - етс  выходом ошибки ус тройства, инп-- версный выход триггера соединен с входом признака окончани  контрол  блока управлени , выходы групп которого подключены к вторым входам эле- ментов ИСКЛЮЧАЩЕЕ 1ШИ группы, а вход задани  режима устройства соединен с первым входом блока формировани  сигнатуры , с первым входом триггера, с управл ющим входом мультиплексора адреса и мультиплексора данных и с входом признака режима блока управлени , первый, второй, третий и четвертый выходы блока управлени  соединены соответственно с управл ющими входами регистра данных, блока формировани  сигнатуры, регистра сигнатуры и триггера , выход окончани  контрол  блока управлени   вл етс  одноименным въг- ходом устройства, а выход выбора кристалла подключен к одноименному входу накопител , выходы которого соединены с первыми входами элементов ИСКЛЮ ШОП ЕЕ ИНН группы и  вл ютс  информационными выходами устройства.

   Чтение Подсчет сигнатуры

   -Чтение Подсчет сигнатуры

   Чтение- Наложение теста модификаци - -запись

   Чтение- Восстановление -моди- информации и фика- подсчет сигна- ци -за- туры пись

   То же То же

   То же То же

   Таблица 1

   Т а б -л и ц а 2

   Фиг.З