KR20190047860A - 결함 정보 저장 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 복수의 퓨즈 셋에 저장된 정보를 코어 블록의 복수의 퓨즈 래치 셋에 기록하거나, 퓨즈 클럭 신호에 따라 내부적으로 생성한 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되며, 상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가질 수 있다.

Description

결함 정보 저장 회로 및 이를 포함하는 반도체 장치{ERROR INFORMATION STORAGE CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 결함 정보 저장 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 결함이 발생한 메모리 셀(이하, 결함 셀)을 테스트를 통해 검출할 수 있다.
반도체 회로의 동작 시 외부에서 제공된 어드레스가 결함 셀을 억세스(access) 하기 위한 어드레스일 경우, 결함 셀 대신에 결함 셀에 할당된 리던던트(Redundant) 메모리 셀(이하, 리던던트 셀)을 억세스하게 되며, 이를 리페어 동작이라 칭할 수 있다.
결함 셀을 억세스 하기 위한 어드레스 정보를 결함 정보라 칭할 수 있으며, 결함 정보는 퓨즈 셋(Fuse Set)에 저장될 수 있다.
반도체 장치는 추후 리페어 동작이 신속하게 이루어질 수 있도록 퓨즈 셋에 저장된 결함 정보를 반도체 장치의 초기 동작 예를 들어, 붓업(boot-up) 동작 시 미리 읽어 들여 저장하기 위한 퓨즈 래치 셋을 포함할 수 있다.
본 발명의 실시예는 퓨즈 래치 셋의 테스트 성능을 향상시킬 수 있는 할 수 있는 결함 정보 저장 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 복수의 퓨즈 셋에 저장된 정보를 코어 블록의 복수의 퓨즈 래치 셋에 기록하거나, 퓨즈 클럭 신호에 따라 내부적으로 생성한 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되며, 상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가질 수 있다.
본 발명의 실시예는 퓨즈 클럭 신호에 따라 제 1 클럭 신호 및 제 2 클럭 신호를 생성하도록 구성된 클럭 생성 회로; 테스트 모드 신호, 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호에 따라 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성된 제어 신호 생성 회로; 및 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 이용하여 내부적으로 생성한 테스트 데이터를 상기 테스트 모드 신호에 따라 코어 블록의 복수의 퓨즈 래치 셋에 기록하도록 구성된 데이터 제어 회로를 포함하며, 상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가질 수 있다.
본 발명의 실시예는 복수의 퓨즈 래치 셋을 포함하는 메모리 영역; 복수의 퓨즈 셋에 저장된 정보를 상기 복수의 퓨즈 래치 셋에 기록하거나, 퓨즈 클럭 신호에 따라 내부적으로 생성한 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되며, 상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가지는 결함 정보 저장 회로; 및 상기 퓨즈 클럭 신호에 따라 상기 복수의 퓨즈 래치 셋을 순차적으로 선택하도록 구성된 붓업 카운터를 포함할 수 있다.
본 기술은 퓨즈 래치 셋의 테스트 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 결함 정보 저장 회로(301)의 구성을 나타낸 도면,
도 3은 도 2의 클럭 생성 회로(310)의 구성을 나타낸 도면,
도 4는 도 2의 제어 신호 생성 회로(320)의 구성을 나타낸 도면,
도 5는 도 2의 데이터 제어 회로(330)의 구성을 나타낸 도면,
도 6은 도 5의 데이터 제어 유닛(DCU)의 구성을 나타낸 도면이고,
도 7은 본 발명의 실시예에 따른 테스트 데이터 라이트 방법을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 코어 블록(101), 커맨드 처리 회로(201), 결함 정보 저장 회로(301) 및 붓업 카운터(401)를 포함할 수 있다.
코어 블록(101)은 메모리 영역(102)을 포함할 수 있다.
메모리 영역(102)은 예를 들어, 복수의 메모리 뱅크를 포함할 수 있다.
메모리 영역(102)은 복수의 퓨즈 래치 셋(Fuse Latch Set)(FLS0 ~)을 포함할 수 있다.
복수의 퓨즈 래치 셋(FLS0 ~)은 복수의 메모리 뱅크 각각에 구성될 수 있다.
복수의 퓨즈 래치 셋(FLS0 ~)은 래치 셋 선택신호(CTR_FLS)에 따라 각 퓨즈 래치가 순차적으로 선택되어 퓨즈 데이터(FSDATA<0:12>)가 저장될 수 있다.
복수의 퓨즈 래치 셋(FLS0 ~) 각각은 복수의 래치를 포함할 수 있다.
복수의 래치는 미 사용 상태 즉, 결함 정보가 저장되기 이전에는 로우 레벨의 초기 값을 가질 수 있다.
도시되어 있지 않지만, 코어 블록(101)은 메모리 영역(102)의 데이터 입/출력과 관련된 각종 회로 구성들을 포함할 수 있다.
커맨드 처리 회로(201)는 외부 명령을 디코딩하여 테스트 모드 신호(TM_FS)를 생성할 수 있다.
테스트 모드 신호(TM_FS)는 복수의 퓨즈 래치 셋(FLS)의 결함 여부를 테스트하기 위한 신호일 수 있다.
결함 정보 저장 회로(301)는 복수의 퓨즈 셋(Fuse Set)(FS0 ~)을 포함할 수 있다.
복수의 퓨즈 셋(FS0 ~)은 복수의 퓨즈 래치 셋(FLS0 ~)과 일대일 대응될 수 있다.
결함 정보 저장 회로(301)는 반도체 장치의 붓업 동작 시, 복수의 퓨즈 셋(FS0 ~)에 저장된 결함 정보를 퓨즈 데이터(FSDATA<0:12>)로서 복수의 퓨즈 래치 셋(FLS0 ~)에 저장할 수 있다.
결함 정보 저장 회로(301)는 한 번의 테스트 모드 신호(TM_FS) 입력에 따라 퓨즈 클럭 신호(FSCLK)를 이용하여 복수의 퓨즈 래치 셋(FLS)의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하기 위한 테스트 데이터를 생성할 수 있다.
테스트 데이터는 복수의 퓨즈 셋(FS0 ~)에 저장된 결함 정보와 무관하게 내부적으로 생성된 데이터일 수 있다.
붓업 카운터(401)는 퓨즈 클럭 신호(FSCLK)에 따라 복수의 퓨즈 래치 셋(FLS0 ~)을 순차적으로 선택하기 위한 래치 셋 선택신호(CTR_FLS)를 생성할 수 있다.
도 2는 도 1의 결함 정보 저장 회로(301)의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 결함 정보 저장 회로(301)는 퓨즈 셋 어레이(302), 클럭 생성 회로(310), 제어 신호 생성 회로(320) 및 데이터 제어 회로(330)를 포함할 수 있다.
퓨즈 셋 어레이(302)는 복수의 퓨즈 셋(Fuse Set)(FS0 ~)을 포함할 수 있다.
복수의 퓨즈 셋(FS0 ~)의 각 퓨즈 셋은 복수의 퓨즈를 포함할 수 있다.
복수의 퓨즈 셋(FS0 ~) 각각에는 테스트를 통해 판정된 결함 정보 즉, 결함 셀을 억세스 하기 위한 어드레스가 저장될 수 있다.
복수의 퓨즈 셋(FS0 ~)은 각각 저장된 정보를 전치 퓨즈 데이터(FSDATA_PRE<0:12>)로서 출력할 수 있다.
복수의 퓨즈 셋(FS0 ~) 각각에서 전치 퓨즈 데이터(FSDATA_PRE<0:12>)를 출력하는 동작은 반도체 장치의 붓업 과정에서 이루어질 수 있다.
클럭 생성 회로(310)는 퓨즈 클럭 신호(FSCLK)에 따라 제 1 클럭 신호(FSCLK_EV) 및 제 2 클럭 신호(FSCLK_OD)를 생성할 수 있다.
클럭 생성 회로(310)는 퓨즈 클럭 신호(FSCLK)를 이븐(Even) 순번과 오드(Odd) 순번으로 구분하여 제 1 클럭 신호(FSCLK_EV) 및 제 2 클럭 신호(FSCLK_OD)를 생성할 수 있다.
제어 신호 생성 회로(320)는 테스트 모드 신호(TM_FS), 제 1 클럭 신호(FSCLK_EV) 및 제 2 클럭 신호(FSCLK_OD)에 따라 제어 신호들 즉, 제 1 제어 신호(TM_FS_EV) 및 제 2 제어 신호(TM_FS_OD)를 생성할 수 있다.
데이터 제어 회로(330)는 테스트 모드 신호(TM_FS), 전치 퓨즈 데이터(FSDATA_PRE<0:12>), 제 1 제어 신호(TM_FS_EV) 및 제 2 제어 신호(TM_FS_OD)에 따라 퓨즈 데이터(FSDATA<0:12>)를 생성할 수 있다.
데이터 제어 회로(330)는 테스트 모드 신호(TM_FS)에 따라 전치 퓨즈 데이터(FSDATA_PRE<0:12>)를 퓨즈 데이터(FSDATA<0:12>)로서 출력하거나, 제 1 제어 신호(TM_FS_EV) 및 제 2 제어 신호(TM_FS_OD)에 따라 내부적으로 생성한 테스트 데이터를 퓨즈 데이터(FSDATA<0:12>)로서 출력할 수 있다.
이때 테스트 데이터는 코어 블록(101)의 복수의 퓨즈 래치 셋(FLS)의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가질 수 있다.
데이터 제어 회로(330)는 복수의 데이터 제어 유닛(DCU)을 포함할 수 있다.
도 3은 도 2의 클럭 생성 회로(310)의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 클럭 생성 회로(310)는 플립플롭(FF)(311), 제 1 내지 제 5 로직 게이트(312 - 316)를 포함할 수 있다.
플립플롭(311)은 퓨즈 클럭 신호(FSCLK)를 래치하여 래치 클럭 신호(FF_FSCLK)를 생성할 수 있다.
제 1 로직 게이트(312)는 래치 클럭 신호(FF_FSCLK)를 반전시켜 반전된 래치 클럭 신호(FF_FSCLKB)를 생성할 수 있다.
제 2 로직 게이트(313)는 퓨즈 클럭 신호(FSCLK)와 래치 클럭 신호(FF_FSCLK)를 부정 논리곱하여 출력할 수 있다.
제 3 로직 게이트(314)는 제 2 로직 게이트(313)의 출력 신호를 반전시켜 제 1 클럭 신호(FSCLK_EV)로서 출력할 수 있다.
제 4 로직 게이트(315)는 퓨즈 클럭 신호(FSCLK)와 반전된 래치 클럭 신호(FF_FSCLKB)를 부정 논리곱하여 출력할 수 있다.
제 5 로직 게이트(316)는 제 4 로직 게이트(315)의 출력 신호를 반전시켜 제 2 클럭 신호(FSCLK_OD)로서 출력할 수 있다.
도 4는 도 2의 제어 신호 생성 회로(320)의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 제어 신호 생성 회로(320)는 제 1 내지 제 4 로직 게이트(321 - 324)를 포함할 수 있다.
제 1 로직 게이트(321)는 테스트 모드 신호(TM_FS)와 제 1 클럭 신호(FSCLK_EV)를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(322)는 제 1 로직 게이트(321)의 출력의 로직 레벨을 반전시켜 제 1 제어 신호(TM_FS_EV)로서 출력할 수 있다.
제 1 및 제 2 로직 게이트(321, 322)는 테스트 모드 신호(TM_FS)가 하이 레벨로 활성화된 경우 제 1 클럭 신호(FSCLK_EV)를 제 1 제어 신호(TM_FS_EV)로서 출력할 수 있다.
제 3 로직 게이트(323)는 테스트 모드 신호(TM_FS)와 제 2 클럭 신호(FSCLK_OD)를 부정 논리곱하여 출력할 수 있다.
제 4 로직 게이트(324)는 제 3 로직 게이트(323)의 출력의 로직 레벨을 반전시켜 제 2 제어 신호(TM_FS_OD)로서 출력할 수 있다.
제 3 및 제 4 로직 게이트(323, 324)는 테스트 모드 신호(TM_FS)가 하이 레벨로 활성화된 경우 제 2 클럭 신호(FSCLK_OD)를 제 2 제어 신호(TM_FS_OD)로서 출력할 수 있다.
도 5는 도 2의 데이터 제어 회로(330)의 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 데이터 제어 회로(330)는 복수의 데이터 제어 유닛(DCU) 및 스위칭 회로(340)를 포함할 수 있다.
스위칭 회로(340)는 선택 신호(SEL)에 따라 제 1 제어 신호(TM_FS_EV) 또는 제 2 제어 신호(TM_FS_OD)를 제 1 출력 신호(OUT1)로서 출력하거나, 제 2 제어 신호(TM_FS_OD) 또는 제 1 제어 신호(TM_FS_EV)를 제 2 출력 신호(OUT2)로서 출력할 수 있다.
스위칭 회로(340)는 예를 들어, 선택 신호(SEL)가 하이 레벨이면 제 1 제어 신호(TM_FS_EV)를 제 1 출력 신호(OUT1)로, 제 2 제어 신호(TM_FS_OD)를 제 2 출력 신호(OUT2)로 출력할 수 있다.
스위칭 회로(340)는 예를 들어, 선택 신호(SEL)가 로우 레벨이면 제 2 제어 신호(TM_FS_OD)를 제 1 출력 신호(OUT1)로, 제 1 제어 신호(TM_FS_EV)를 제 2 출력 신호(OUT2)로 출력할 수 있다.
선택 신호(SEL)는 퓨즈 셋, 모드 레지스터 셋 또는 외부 명령에 따른 테스트 모드 신호를 이용하여 생성할 수 있다.
복수의 데이터 제어 유닛(DCU)은 전치 퓨즈 데이터(FSDATA_PRE<0:12>) 중에서 한 비트씩을 각각 입력 받을 수 있다.
복수의 데이터 제어 유닛(DCU)은 테스트 모드 신호(TM_FS)를 공통 입력 받을 수 있다.
복수의 데이터 제어 유닛(DCU)은 제 1 출력 신호(OUT1)와 제 2 출력 신호(OUT2) 중에서 어느 하나를 입력 받을 수 있다.
복수의 데이터 제어 유닛(DCU) 중에서 이븐 순번의 전치 퓨즈 데이터(FSDATA_PRE<0, 2, 4, 6, 8, 10 및 12>)를 입력 받는 데이터 제어 유닛(DCU)에는 제 1 출력 신호(OUT1)가 입력될 수 있다.
복수의 데이터 제어 유닛(DCU) 중에서 오드 순번의 전치 퓨즈 데이터(FSDATA_PRE<1, 3, 5, 7, 9 및 11>)를 입력 받는 데이터 제어 유닛(DCU)에는 제 2 출력 신호(OUT2)가 입력될 수 있다.
복수의 데이터 제어 유닛(DCU)은 각각 퓨즈 데이터(FSDATA<0:12>) 중에서 한 비트씩을 출력할 수 있다.
도 6은 도 5의 데이터 제어 유닛(DCU)의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 데이터 제어 유닛(DCU)은 제 1 내지 제 4 로직 게이트(331 - 334)를 포함할 수 있다.
제 1 로직 게이트(331)는 신호 'A'를 반전시켜 AB를 생성할 수 있다.
제 2 로직 게이트(332)는 신호 'C'를 반전시켜 CB를 생성할 수 있다.
이때 신호 'A'로서 테스트 모드 신호(TM_FS)가 입력될 수 있으며, 신호 'C'로서 제 1 출력 신호(OUT1) 즉, 제 1 제어 신호(TM_FS_EV) 또는 제 2 제어 신호(TM_FS_OD)가 입력될 수 있다.
제 3 로직 게이트(333)는 반전 제어단에 신호 'A'를 입력 받고, 비반전 제어단에 신호 'A' 를 반전시킨 신호 'AB'를 입력 받으며, 입력단에 전치 퓨즈 데이터(FSDATA_PRE<0:12>) 중에서 한 비트 예를 들어, FSDATA_PRE<0>을 입력 받아 출력단을 통해 퓨즈 데이터(FSDATA<0:12>) 중에서 한 비트 즉, FSDATA<0>를 출력할 수 있다.
제 3 로직 게이트(333)는 테스트 모드 신호(TM_FS)가 로우 레벨로 비 활성화된 경우, FSDATA_PRE<0>를 FSDATA<0>로서 출력할 수 있다.
제 4 로직 게이트(334)는 비반전 제어단에 신호 'C'를 입력 받고, 반전 제어단에 신호 'C'를 반전시킨 신호 'CB'를 입력 받으며, 입력단에 전원단이 연결되어 출력단을 통해 FSDATA<0>를 출력할 수 있다.
제 4 로직 게이트(334)는 신호 'C'가 하이 레벨로 활성화된 경우, 전원 레벨 즉, 하이 레벨을 FSDATA<0>로서 출력할 수 있다.
도 7은 본 발명의 실시예에 따른 테스트 데이터 라이트 방법을 설명하기 위한 타이밍도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 테스트 데이터 라이트 방법을 설명하면 다음과 같다.
이때 도 5의 제 1 출력 신호(OUT1)로서 제 1 제어 신호(TM_FS_EV)가 선택되고, 제 2 출력 신호(OUT2)로서 제 2 제어 신호(TM_FS_OD)가 선택된 것으로 가정한다.
퓨즈 클럭 신호(FSCLK)에 따라 제 1 클럭 신호(FSCLK_EV) 및 제 2 클럭 신호(FSCLK_OD)가 생성될 수 있다.
테스트 모드 신호(TM_FS)가 활성화됨에 따라 제 1 클럭 신호(FSCLK_EV)를 기준으로 제 1 제어 신호(TM_FS_EV)가 활성화되고, 제 2 클럭 신호(FSCLK_OD)를 기준으로 제 2 제어 신호(TM_FS_OD)가 활성화될 수 있다.
퓨즈 클럭 신호(FSCLK)의 첫 번째 펄스에 따라 붓업 카운터(401)가 래치 셋 선택신호(CTR_FLS)를 이용하여 퓨즈 셋 어레이(302) 중에서 어느 하나 예를 들어, 첫 번째 퓨즈 셋(FS0)에 대응되는 퓨즈 래치 셋(FLS0)을 선택한다.
퓨즈 클럭 신호(FSCLK)의 첫 번째 펄스의 활성화 구간에 제 1 제어 신호(TM_FS_EV) 또한 활성화되므로, 데이터 제어 회로(330)의 복수의 데이터 제어 유닛(DCU) 중에서 제 1 출력 신호(OUT1) 즉, 제 1 제어 신호(TM_FS_EV)를 입력 받는 데이터 제어 유닛들(DCU)이 전원 레벨을 이용하여 테스트 데이터 즉, 이븐 순번의 퓨즈 데이터(FSDATA<0, 2, 4, 6, 8, 10 및 12>)를 하이 레벨로 생성한다.
한편, 퓨즈 클럭 신호(FSCLK)의 첫 번째 펄스의 활성화 구간에 제 2 출력 신호(OUT2) 즉, 제 2 제어 신호(TM_FS_OD)는 비 활성화 상태이다. 따라서 제 2 출력 신호(OUT2)를 입력 받는 데이터 제어 유닛들(DCU)의 출력이 차단된다.
따라서 첫 번째 퓨즈 셋(FS0)에 대응되는 퓨즈 래치 셋(FLS0)의 래치들 중에서 이븐 순번의 래치들에는 하이 레벨 '1'이 기록되고, 오드 순번의 래치들은 로우 레벨 '0'을 유지하므로 결국, 퓨즈 래치 셋(FLS0)에는 1/0/1/0/1/0/1/0/1/0/1/0/1이 저장될 수 있다.
퓨즈 클럭 신호(FSCLK)의 두 번째 펄스에 따라 붓업 카운터(401)가 래치 셋 선택신호(CTR_FLS)를 이용하여 퓨즈 셋 어레이(302) 중에서 두 번째 퓨즈 셋(FS1)에 대응되는 퓨즈 래치 셋(FLS1)을 선택한다.
퓨즈 클럭 신호(FSCLK)의 두 번째 펄스의 활성화 구간에 제 1 제어 신호(TM_FS_EV)는 비 활성화 상태이므로, 데이터 제어 회로(330)의 복수의 데이터 제어 유닛(DCU) 중에서 제 1 출력 신호(OUT1) 즉, 제 1 제어 신호(TM_FS_EV)를 입력 받는 데이터 제어 유닛(DCU)들의 출력이 차단된다.
한편, 퓨즈 클럭 신호(FSCLK)의 두 번째 펄스의 활성화 구간에 제 2 출력 신호(OUT2) 즉, 제 2 제어 신호(TM_FS_OD)가 활성화되므로 제 2 출력 신호(OUT2)를 입력 받는 데이터 제어 유닛들(DCU)이 전원 레벨을 이용하여 테스트 데이터 즉, 오드 순번의 퓨즈 데이터(FSDATA<1, 3, 5, 7, 9 및 11>)를 하이 레벨로 생성한다.
따라서 두 번째 퓨즈 셋(FS1)에 대응되는 퓨즈 래치 셋(FLS1)의 래치들 중에서 이븐 순번의 래치들은 로우 레벨 '0'을 유지하고, 오드 순번의 래치들은 하이 레벨 '1'이 기록되므로 결국, 퓨즈 래치 셋(FLS1)에는 0/1/0/1/0/1/0/1/0/1/0/1/0이 저장될 수 있다.
이어지는 퓨즈 클럭 신호(FSCLK)의 펄스 들에 따라 상술한 방식을 반복하여 나머지 퓨즈 래치 셋들(FLS2 ~)에 인접한 래치들이 서로 다른 레벨을 갖도록 테스트 데이터를 기록하는 동작이 수행될 수 있다.
결국, 본 발명의 실시예는 복수의 퓨즈 셋(FS0 ~) 각각을 기준으로 인접한 래치들이 서로 다른 레벨을 갖도록 함은 물론이고, 복수의 퓨즈 셋(FS0 ~) 전체를 기준으로 인접한 래치들 또한 서로 다른 레벨을 갖도록 할 수 있다.
이때 모든 퓨즈 래치 셋들(FLS0 ~)에 동일한 데이터 예를 들어, '1'을 기록할 경우, 상술한 본원발명의 실시예에 비해 불량 검출의 신뢰성이 크게 떨어지게 된다.
반면, 인접한 래치들이 서로 다른 레벨을 갖도록 테스트 데이터를 기록하기 위해서는 각 퓨즈 래치 셋에 테스트 데이터를 기록할 때마다 테스트 모드를 변경해야하므로 테스트 동작이 복잡하고 테스트 소요 시간이 증가하게 된다.
그러나 본 발명의 실시예에 따르면 한 번의 테스트 모드 입력만으로 복수의 퓨즈 셋(FS0 ~) 각각을 기준으로 인접한 래치들이 서로 다른 레벨을 갖도록 함은 물론이고, 복수의 퓨즈 셋(FS0 ~) 전체를 기준으로 인접한 래치들 또한 서로 다른 레벨을 갖도록 할 수 있으므로 테스트 신뢰성을 높이고 테스트 소요 시간 또한 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 복수의 퓨즈 셋에 저장된 정보를 코어 블록의 복수의 퓨즈 래치 셋에 기록하거나, 퓨즈 클럭 신호에 따라 내부적으로 생성한 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되며,
    상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가지는 결함 정보 저장 회로.
  2. 제 1 항에 있어서,
    상기 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하는 동작은 반도체 장치의 붓업 과정에서 이루어지는 결함 정보 저장 회로.
  3. 제 1 항에 있어서,
    상기 결함 정보 저장 회로는
    테스트 모드 신호의 비 활성화에 응답하여
    상기 복수의 퓨즈 셋에 저장된 정보를 상기 복수의 퓨즈 래치 셋에 기록하고,
    상기 테스트 모드 신호의 활성화에 응답하여 상기 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 저장하도록 구성되는 결함 정보 저장 회로.
  4. 퓨즈 클럭 신호에 따라 제 1 클럭 신호 및 제 2 클럭 신호를 생성하도록 구성된 클럭 생성 회로;
    테스트 모드 신호, 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호에 따라 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성된 제어 신호 생성 회로; 및
    상기 제 1 제어 신호 및 상기 제 2 제어 신호를 이용하여 내부적으로 생성한 테스트 데이터를 상기 테스트 모드 신호에 따라 코어 블록의 복수의 퓨즈 래치 셋에 기록하도록 구성된 데이터 제어 회로를 포함하며,
    상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가지는 결함 정보 저장 회로.
  5. 제 4 항에 있어서,
    전치 퓨즈 데이터를 출력하도록 구성된 복수의 퓨즈 셋을 더 포함하며,
    상기 데이터 제어 회로는 상기 전치 퓨즈 데이터를 상기 테스트 모드 신호의 비 활성화에 응답하여 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되는 결함 정보 저장 회로.
  6. 제 4 항에 있어서,
    상기 클럭 생성 회로는
    상기 퓨즈 클럭 신호를 이븐 순번과 오드 순번으로 구분하여 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호로서 출력하도록 구성되는 결함 정보 저장 회로.
  7. 제 4 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 테스트 모드 신호가 활성화된 경우 상기 제 1 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 상기 제 2 클럭 신호를 상기 제 2 제어 신호로서 출력하도록 구성되는 결함 정보 저장 회로.
  8. 제 4 항에 있어서,
    상기 데이터 제어 회로는
    선택 신호에 따라 상기 제 1 제어 신호와 상기 제 2 제어 신호 중에서 어느 하나를 제 1 출력 신호로서 출력하고, 다른 하나를 제 2 출력 신호로서 출력하도록 구성된 스위칭 회로, 및
    상기 테스트 모드 신호를 공통 입력 받고, 이븐 순번과 오드 순번으로 구분되어 상기 제 1 출력 신호와 상기 제 2 출력 신호 중에서 어느 하나를 입력 받도록 구성된 복수의 데이터 제어 유닛을 포함하는 결함 정보 저장 회로.
  9. 제 8 항에 있어서,
    상기 데이터 제어 유닛은
    퓨즈 셋에 저장된 정보를 상기 테스트 모드 신호의 비 활성화에 응답하여 출력하도록 구성된 제 1 로직 게이트, 및
    상기 제 1 출력 신호와 상기 제 2 출력 신호 중에서 어느 하나의 활성화에 응답하여 전원단 레벨을 출력하도록 구성된 제 2 로직 게이트를 포함하는 결함 정보 저장 회로.
  10. 복수의 퓨즈 래치 셋을 포함하는 메모리 영역;
    복수의 퓨즈 셋에 저장된 정보를 상기 복수의 퓨즈 래치 셋에 기록하거나, 퓨즈 클럭 신호에 따라 내부적으로 생성한 테스트 데이터를 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되며, 상기 테스트 데이터는 상기 복수의 퓨즈 래치 셋의 인접한 래치들에 서로 반대의 레벨이 기록되도록 하는 값들을 가지는 결함 정보 저장 회로; 및
    상기 퓨즈 클럭 신호에 따라 상기 복수의 퓨즈 래치 셋을 순차적으로 선택하도록 구성된 붓업 카운터를 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 결함 정보 저장 회로는
    상기 퓨즈 클럭 신호에 따라 제 1 클럭 신호 및 제 2 클럭 신호를 생성하도록 구성된 클럭 생성 회로,
    테스트 모드 신호, 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호에 따라 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성된 제어 신호 생성 회로, 및
    상기 제 1 제어 신호 및 상기 제 2 제어 신호를 이용하여 내부적으로 생성한 상기 테스트 데이터를 상기 테스트 모드 신호에 따라 상기 복수의 퓨즈 래치 셋에 기록하도록 구성된 데이터 제어 회로를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 데이터 제어 회로는 상기 복수의 퓨즈 셋에 저장된 정보를 상기 테스트 모드 신호의 비 활성화에 응답하여 상기 복수의 퓨즈 래치 셋에 기록하도록 구성되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 클럭 생성 회로는
    상기 퓨즈 클럭 신호를 이븐 순번과 오드 순번으로 구분하여 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호로서 출력하도록 구성되는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제어 신호 생성 회로는
    상기 테스트 모드 신호가 활성화된 경우 상기 제 1 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 상기 제 2 클럭 신호를 상기 제 2 제어 신호로서 출력하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 데이터 제어 회로는
    선택 신호에 따라 상기 제 1 제어 신호와 상기 제 2 제어 신호 중에서 어느 하나를 제 1 출력 신호로서 출력하고, 다른 하나를 제 2 출력 신호로서 출력하도록 구성된 스위칭 회로, 및
    상기 테스트 모드 신호를 공통 입력 받고, 이븐 순번과 오드 순번으로 구분되어 상기 제 1 출력 신호와 상기 제 2 출력 신호 중에서 어느 하나를 입력 받도록 구성된 복수의 데이터 제어 유닛을 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 데이터 제어 유닛은
    상기 복수의 퓨즈 셋에 저장된 정보를 상기 테스트 모드 신호의 비 활성화에 응답하여 출력하도록 구성된 제 1 로직 게이트, 및
    상기 제 1 출력 신호와 상기 제 2 출력 신호 중에서 어느 하나의 활성화에 응답하여 전원단 레벨을 출력하도록 구성된 제 2 로직 게이트를 포함하는 반도체 장치.
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