KR100496773B1 - 낸드형 플래시 메모리의 테스트 장치 및 방법 - Google Patents

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Abstract

본 발명은 페일 블록에 관한 정보를 패턴 발생부의 스크램블 메모리에 저장하고 이를 용이하게 패턴 프로그래밍에 사용할 수 있도록한 낸드형 플래시 메모리의 테스트 장치 및 방법에 관한 것으로, 메인 컴퓨터의 제어에 의하여 어드레스 발생, 테스트 데이터의 발생 그리고 특정의 알고리듬에 맞추어 데이터와 어드레스의 형태와 순서를 변화시켜 테스트 칩의 제어, 타이밍 발생의 제어, 에러 처리 신호등을 생성하여 테스트 시스템의 다른 블록들에 공급하고, 페일 블록에 관한 정보를 내부의 스크램블 메모리에 저장하고 패턴 프로그램 작성시에 상기 스크램블 메모리에 저장된 페일 블록에 관한 정보를 이용하는 패턴 발생부를 포함하도록 구성하여 패턴 프로그램 작성시에 페일 블록의 정보를 스크램블 메모리에 저장하고 이를 패턴 프로그램에서 간접 어드레스 접근으로 페일 블록 어드레스를 불특정 임의의 레지스터에 가져와 자유로이 패턴 프로그래밍에 사용하는 것이 특징이다.

Description

낸드형 플래시 메모리의 테스트 장치 및 방법{Device and method for testing of NAND type flash memory}
본 발명은 반도체 메모리 소자의 테스트에 관한 것으로, 특히 페일 블록에 관한 정보를 패턴 발생부의 스크램블 메모리에 저장하고 이를 용이하게 패턴 프로그래밍에 사용할 수 있도록한 낸드형 플래시 메모리의 테스트 장치에 관한 것이다.
일반적으로 플래시 메모리는 소거(Erase) 및 쓰기(Write)가 가능한 반도체 메모리로 읽기,쓰기,소거 모드의 동작이 모드 제어 명령에 의해 전체 셀 영역 또는 특정 크기 단위로 이루어진다.
프로그래밍되어진 데이터는 전원 공급의 유무에 관계없이 유지된다.
플래시 메모리는 크게 NAND형 플래시 메모리와 NOR형 플래시 메모리로 나눌 수 있다.
MP3 플레이어 또는 디지탈 카메라와 같은 고용량의 데이터 저장이 필요한 제품에는 NAND형 플래시 메모리가 사용되고, 휴대폰 또는 셋 탑 박스와 같이 저용량의 데이터 저장이 필요한 제품에는 NOR형 플래시 메모리가 사용된다.
이하, 첨부된 도면을 참고하여 종래 기술의 메모리 테스트 시스템 및 그를 이용한 테스트 방법에 관하여 설명하면 다음과 같다.
도 1은 일반적인 128M 낸드형 플래시 메모리의 구성도이고, 도 2는 낸드형 플래시 메모리의 리드시의 동작 타이밍도이다.
NAND형 플래시 메모리는 일반적으로 도 1에서와 같은 구성을 갖고 고용량의 특성상 전체 저장 영역을 일정 범위 단위로 분할하여 개별 영역 단위로 사용한다.
개별 영역의 분할 단위는 보통 Page 단위, Block 단위가 있다.
분할된 영역중에 약 2% 정도의 불량이 포함되어 있어도 이를 양품 처리하는 것이 보통이다.
이는 제품 특성상 제조 공정중에서 발생하는 원인에 의한 불가피한 문제이다.
만약, 1 비트의 오류도 포함되어 있지 않아야 하는 경우에는 ECC(Error Correction Circuit)을 사용하여 특정 영역 오류시에 해당 디바이스의 영역을 사용하지 않고 ECC 내부의 영역으로 데이터 처리를 하여 오류를 복원한다.
도 1은 128M Bit NAND형 플래시 메모리의 구성을 나타낸 것으로, 내부의 전체 영역은 독립된 1024 블록으로 구성되어 각 블록에는 32 Page가 있고 1Page는 512(Main 영역)+16(Spare 영역)Byte로 이루어져 있다.
그러므로 전체 용량은 (1024 Block * 32 Page * 528 Byte)으로 계산된다.
이와 같은 NAND형 플래시 메모리의 재저장 최소 범위는 1 Page 또는 1 Block으로 해당 Page/Block만을 재저장할 수 있다.
재저장 및 제어의 최소 범위를 1 Page 또는 1 Block으로 하는 이유는 다음과 같다.
첫째, 소자의 저장 용량이 매우 큼으로 인하여 제조 당시부터 전체 영역이 모두 양품일 확률이 현저히 떨어지고, 둘째, NAND형 플래시 메모리는 주로 보조 기억 장치로 사용 되는데 사용중에 1 비트라도 오류가 발생한다면 전체 영역을 모두 사용하지 못하게 된다.
이러한 문제를 막기 위하여 재저장 및 제어의 최소 범위를 Page/Block 단위로 하여 특정 영역에 오류가 발생한다면 오류가 발생한 해당 영역 Page/Block만 사용하지 못하도록 하고 정상적인 나머지 영역은 그대로 사용하기 위하여 재저장 및 제어의 최소 단위를 1 Page 또는 1 Block로 한것이다.
현재 상용중인 NAND형 플래시 메모리는 공장 출하시부터 일부 영역이 이미 불량인 상태를 갖게 되는 이와 같은 불량 영역의 허용 정도는 제작사/사용자에 따라 다르다.
보통 128M 비트 NAND 플래시 메모리의 경우 출하시에 1024 Block중 20 Block 이하가 불량이면 이를 양품 처리를 한다.
이와 같은 NAND형 플래시 메모리는 정식 제품으로 출하되기 전에 메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템을 이용하여 테스트를 하여 양품/불량을 판정한다.
메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템이 제공하는 시스템 OS(Operation System) 즉, 테스트 시스템을 전체적으로 제어/프로그램 할 수 있는 소프트웨어를 이용하여 디바이스의 양품/불량을 판정하는 프로그램을 만드는데 이를 디바이스 프로그램(Device Program)이라한다.
디바이스 프로그램의 구성은 각 메모리 테스트 시스템마다 차이를 갖지만, 대체적으로 도 2의 메모리 타이밍을 임의로 출력할 수 있는 타이밍 발생부(33)와 타이밍 발생부(33)를 임의로 제어하며 테스트 대상이되는 칩에 임의의 데이터를 읽기/쓰기할 수 있는 패턴 발생부(32), 읽기한 결과를 제장하는 메모리(또는 레지스터)를 기본 구성으로 한다.
종래 기술의 메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템의 구성은 도 3에서와 같다.
먼저, 디바이스 프로그램(또는 테스트 프로그램)을 작성하며 측정된 데이터를 처리하고 각 테스트 유닛들을 포함하는 테스트 시스템의 전체를 제어하는 메인 컴퓨터(31)와, 상기 메인 컴퓨터(31)의 제어에 의하여 어드레스 발생, 테스트 데이터의 발생 그리고 특정의 알고리듬에 맞추어 데이터와 어드레스의 형태와 순서를 변화시켜 테스트 칩(38)의 제어, 타이밍 발생의 제어, 에러 처리 신호등을 생성하여 테스트 시스템의 다른 블록들에 공급하는 패턴 발생부(32)와, 상기 패턴 발생부(32)의 타이밍 제어에 관한 신호 및 에러 처리 신호에 의해 각종 타이밍 펄스들의 위상(Phase) 설정과 에러 처리를 위하여 테스트 신호 파형을 생성하는 타이밍 발생부(33)와, 시스템 전체에 전원을 공급하는 전원 공급부(34)와, 상기 패턴 발생부(32) 및 타이밍 발생부(33)에서 출력되는 어드레스 및 데이터 그리고 테스트 신호 파형을 이용하여 정해진 항목의 테스트 상태를 출력하는 테스트 드라이버(35)와, 테스트 대상이 되는 테스트 칩(38)들을 상기 테스트 드라이버(35)에 연결하는 테스트칩 연결부(36)와, 상기 테스트 드라이버(35)에서 디바이스 프로그램에 따라 테스트를 진행하여 발생된 결과를 저장하는 Catch RAM(37)을 포함하여 구성된다.
이와 같이 구성된 메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템에 의해 판정된 메모리의 불량 블록은 해당 영역을 임의의 데이터로 채우거나 디바이스내의 약속된 어드레스에 불량 블록에 대한 정보를 저장하게 된다.
그리고 상기 패턴 발생부(32)내에는 스크램블 메모리를 구비하고 있다.
스크램블 메모리는 디바이스의 내부 구조의 특성으로 인하여 현재의 어드레스 셀이 어드레스-1과 어드레스+1 사이에 위치하지 않을 수도 있는데, 이와 같은 논리적(외부에서의 접근) 어드레스를 물리적(디바이스 내부의 공간/위치) 어드레스로 변환하는 메모리를 말한다.
도 4b에서와 같이 RAM 어드레스 출력이 스크램블 on시에는 물리적 어드레스로 변환되어 출력되고, 스크램블 off시에는 논리적 어드레스가 그대로 출력된다.
이와 같은 스크램블 메모리는 메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템에 기본적으로 구성되어 있으나, 플래시 메모리 테스트시에는 사용되지 않는다.
도 4a와 도 4b는 종래 기술의 메모리 스크램블 동작시의 RAM 위치 및 어드레스 출력 상태를 나타낸 테이블이다.
이와 같은 종래 기술의 메모리 테스트 시스템 및 그를 이용한 메모리 테스트 방법은 다음과 같은 문제가 있다.
테스트 결과 NAND 플래시 메모리 디바이스에서 불량으로 판정된 블록은 해당 영역을 임의의 데이터로 채우거나, 디바이스내의 약속된 어드레스에 불량 블록에 대한 정보를 저장한다.
이와 같이 저장된 정보를 시스템을 사용하는 디바이스 프로그래머가 패턴 프로그램내에서 용이하게 사용할 수 있어야 하는데, 별도의 하드웨어의 추가없이는 어렵다.
또한, 메모리 용량이 증대되는 것에 따라 페일 블록의 수가 기하급수적으로 증가하는데, 페일 블록에 대한 정보의 관리가 정확히 이루어지기 위해서는 어드레스 관리 한도가 증가되어야 한다.
그러나 이 역시 별도의 하드웨어 추가없이는 어렵다.
본 발명은 이와 같은 종래 기술의 플래시 메모리 테스트 장치의 문제를 해결하기 위한 것으로, 페일 블록에 관한 정보를 패턴 발생부의 스크램블 메모리에 저장하고 이를 용이하게 패턴 프로그래밍에 사용할 수 있도록한 낸드형 플래시 메모리의 테스트 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 낸드형 플래시 메모리의 테스트 장치는 디바이스 프로그램을 작성하며 측정된 데이터를 처리하고 각 테스트 유닛들을 포함하는 테스트 시스템의 전체를 제어하는 메인 컴퓨터;상기 메인 컴퓨터의 제어에 의하여 어드레스, 테스트 데이터를 발생하고 데이터와 어드레스의 형태와 순서를 변화시켜 테스트 칩의 제어, 타이밍 발생의 제어, 에러 처리 신호등을 생성하고, 패턴 프로그램의 작성시에 스크램블 메모리에 저장된 페일 블록에 관한 정보를 이용하는 패턴 발생부;상기 패턴 발생부에 구성되어 페일 블록에 관한 정보를 저장하고, 패턴 프로그램 작성시에 저장된 페일 블록에 관한 정보를 상기 패턴 발생부로 출력하는 스크램블 메모리;상기 패턴 발생부의 타이밍 제어에 관한 신호 및 에러 처리 신호에 의해 테스트 신호 파형을 생성하는 타이밍 발생부를 포함하는 것을 특징으로 하고, 본 발명에 따른 낸드형 플래시 메모리의 테스트 방법은 NAND형 플래시 메모리를 테스트하기 위한 방법에 있어서, 테스트 대상이 되는 해당 디바이스의 페일 정보를, 전체 어드레스를 n이라고 하는 경우에 어드레스 0x0는 페일 블록 카운트에 관한 정보를 저장하는 영역, 어드레스 0x1은 첫번째 페일 블록 어드레스를 저장하는 영역이고, 0x2,0x3,...,n까지 순차적으로 페일 블록의 어드레스가 저장되는 영역으로 정의되는 X-스크램블 메모리에 저장하도록 패턴 프로그램을 작성하여, 저장된 페일 정보를 패턴 프로그램에서 간접 어드레스 접근으로 페일 블록 어드레스를 불특정 임의의 레지스터에 가져와 자유로이 패턴 프로그래밍에 사용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 낸드형 플래시 메모리의 테스트 장치 및 방법에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 메모리 테스트 시스템의 구성도이다.
본 발명의 낸드형 플래시 메모리의 테스트 장치 및 방법은 페일 블록에 관한 정보를 패턴 발생부의 스크램블 메모리에 저장하고 이를 용이하게 패턴 프로그래밍에 사용할 수 있도록한 것으로 전체적인 메모리 번인 테스트 시스템(Memory Burn-In Test System) 또는 메모리 테스트 시스템의 구성은 다음과 같다.
도 5에서와 같이, 디바이스 프로그램(또는 테스트 프로그램)을 작성하며 측정된 데이터를 처리하고 각 테스트 유닛들을 포함하는 테스트 시스템의 전체를 제어하는 메인 컴퓨터(41)와, 상기 메인 컴퓨터(41)의 제어에 의하여 어드레스 발생, 테스트 데이터의 발생 그리고 특정의 알고리듬에 맞추어 데이터와 어드레스의 형태와 순서를 변화시켜 테스트 칩(48)의 제어, 타이밍 발생의 제어, 에러 처리 신호등을 생성하여 테스트 시스템의 다른 블록들에 공급하고 페일 블록에 관한 정보를 내부의 스크램블 메모리(49)에 저장하고 패턴 프로그램 작성시에 상기 스크램블 메모리(49)에 저장된 페일 블록에 관한 정보를 이용하는 패턴 발생부(42)와, 상기 패턴 발생부(42)의 타이밍 제어에 관한 신호 및 에러 처리 신호에 의해 각종 타이밍 펄스들의 위상(Phase) 설정과 에러 처리를 위하여 테스트 신호 파형을 생성하는 타이밍 발생부(43)와, 시스템 전체에 전원을 공급하는 전원 공급부(44)와, 상기 패턴 발생부(42) 및 타이밍 발생부(43)에서 출력되는 어드레스 및 데이터 그리고 테스트 신호 파형을 이용하여 정해진 항목의 테스트 상태를 출력하는 테스트 드라이버(45)와, 테스트 대상이 되는 테스트 칩(48)들을 상기 테스트 드라이버(45)에 연결하는 테스트칩 연결부(46)와, 상기 테스트 드라이버(45)에서 디바이스 프로그램에 따라 테스트를 진행하여 발생된 결과를 저장하는 Catch RAM(47)을 포함하여 구성된다.
그리고 상기 패턴 발생부(42)의 제어는 기계어 또는 컴파일러에 의해 짜여진 프로그램에 의해 이루어지며, 이와 같이 패턴 발생부(42)의 제어를 위하여 짜여진 프로그램을 보통 패턴 프로그램(Pattern Program)이라 한다.
그리고 패턴 발생부(42)내에는 RAM 테스트시에 논리적 어드레스를 물리적 어드레스로 변환하는 역할을 하기위한 스크램블 메모리(49)와 스크램블 on/off 신호에 의해 어드레스 입력(A0 ~ A15)과 스크램블 메모리(49)의 출력(d0 ~ d15)을 다중화하여 물리적 어드레스를 출력하는 MUX(50)가 구비된다.
이와 같은 스크램블 메모리(49)는 본 발명의 실시예 따른 낸드형 플래시 메모리의 테스트시에는 페일 블록에 관한 정보를 저장하는 블록으로 사용된다.
이와 같은 본 발명에 따른 패턴 발생부(42)내의 스크램블 메모리(49)에 저장된 페일 블록에 관한 정보를 이용한 패턴 프로그램 작성 방법은 다음과 같다.
다음의 표 1은 패턴 프로그램의 하나의 예를 나타낸 것이다.
01: FailMemoryEnable
02: nop ts=Dummy xa=0x0001;
03:FailBlockProcess:
04: nop ts=Dummy x=xa;
05: nop ts=Dummy xb=FailMemory;
.
.
06: loop1 FailBlockProcess ts=Dummy xa=xa+1;
07: stop ts=Dummy;
이와 같은 패턴 프로그램에 관하여 상세히 설명하면 다음과 같다.
라인 01은 메인 컴퓨터(41)가 해당 디바이스의 페일 정보를 X-스크램블 메모리에 저장하도록 하는 영역이다.
여기서, 전체 스크램블 메모리 어드레스를 n이라고 하면 스크램블 메모리의 어드레스를 다음과 같이 정의할 수 있다.
스크램블 메모리 어드레스 0x0는 페일 블록 카운트에 관한 정보를 저장하는 영역이다.
그리고 스크램블 메모리 어드레스 0x1은 첫번째 페일 블록 어드레스를 저장하는 영역이고, 0x2,0x3,...,n까지 순차적으로 페일 블록의 어드레스가 저장된다.
라인 02는 xa를 인덱스(Index)로 사용하기 위하여 1로 초기화되는 영역이다.
그리고 라인 03은 반복을 위한 라벨이고, 라인 04 ~ 라인 05는 xa값의 스크램블 어드레스에 있는 데이터를 xb로 가져오도록 하는(즉, xb=FailBlock[xa]) 영역이다.
그리고 라인 06은 페일 블록수만큼 라인 04 ~ 라인 05의 동작을 반복하도록 하는 영역이다.
라인 07은 패턴 프로그램을 종료시키는 영역이다.
이와 같이 본 발명에 따른 낸드형 플래시 메모리의 테스트 방법은 패턴 프로그램 작성시에 페일 블록의 정보를 패턴 발생부(42)에 기본으로 내장된 스크램블 메모리(49)에 저장하고 이를 패턴 프로그램에서 간접 어드레스 접근으로 페일 블록 어드레스를 임의의 레지스터에 선택적으로 가져와 자유로이 패턴 프로그래밍에 사용하는 것이다.
본 발명의 실시예에서는 페일 블록에 관한 정보를 패턴 발생부내에 구성되는 스크램블 메모리에 저장하는 것을 예로 하였으나, 스크램블 메모리에 한정되지 않고 패턴 프로그래밍시에 용이하게 가져다 사용할 수 있도록 구성된다면 또 다른 메모리에 페일 블록에 관한 정보를 저장 사용하는 것도 가능함은 물론이다.
이와 같은 본 발명에 따른 NAND형 플래시 메모리의 테스트 장치는 다음과 같은 효과가 있다.
NAND 플래시 메모리 디바이스에서 불량으로 판정된 페일 블록에 관한 정보를 패턴 발생부의 스크램블 메모리에 저장하기 때문에 별도의 하드웨어의 추가없이 시스템을 사용하는 디바이스 프로그래머가 패턴 프로그램내에서 용이하게 사용할 수 있는 효과가 있다.
또한, 어드레스 관리 한도가 증가하여 메모리 용량이 증대되는 것에 따라 페일 블록의 수가 기하급수적으로 증가하는 것에 효율적으로 대처할 수 있다.
이는 페일 블록에 대한 정보의 관리가 정확히 이루어지도록 하는 효과가 있다.
도 1은 일반적인 128M 낸드형 플래시 메모리의 구성도
도 2는 낸드형 플래시 메모리의 리드시의 동작 타이밍도
도 3은 종래 기술의 메모리 테스트 시스템의 구성도
도 4a와 도 4b는 종래 기술의 메모리 스크램블 동작시의 RAM 위치 및 어드레스 출력 상태를 나타낸 테이블
도 5는 본 발명에 따른 메모리 테스트 시스템의 구성도
도면의 주요 부분에 대한 부호의 설명
41. 메인 컴퓨터 42. 패턴 발생부
43. 타이밍 발생부 44. 전원 공급부
45. 테스트 드라이버 46. 테스트 칩 연결부
47. Catch RAM 48. 테스트 칩
49. 스크램블 메모리 50. MUX

Claims (3)

  1. 디바이스 프로그램을 작성하며 측정된 데이터를 처리하고 각 테스트 유닛들을 포함하는 테스트 시스템의 전체를 제어하는 메인 컴퓨터;
    상기 메인 컴퓨터의 제어에 의하여 어드레스, 테스트 데이터를 발생하고 데이터와 어드레스의 형태와 순서를 변화시켜 테스트 칩의 제어, 타이밍 발생의 제어, 에러 처리 신호등을 생성하고, 패턴 프로그램의 작성시에 스크램블 메모리에 저장된 페일 블록에 관한 정보를 이용하는 패턴 발생부;
    상기 패턴 발생부에 구성되어 페일 블록에 관한 정보를 저장하고, 패턴 프로그램 작성시에 저장된 페일 블록에 관한 정보를 상기 패턴 발생부로 출력하는 스크램블 메모리;
    상기 패턴 발생부의 타이밍 제어에 관한 신호 및 에러 처리 신호에 의해 테스트 신호 파형을 생성하는 타이밍 발생부를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리의 테스트 장치.
  2. NAND형 플래시 메모리를 테스트하기 위한 방법에 있어서,
    테스트 대상이 되는 해당 디바이스의 페일 정보를,
    전체 어드레스를 n이라고 하는 경우에 어드레스 0x0는 페일 블록 카운트에 관한 정보를 저장하는 영역, 어드레스 0x1은 첫번째 페일 블록 어드레스를 저장하는 영역이고, 0x2,0x3,...,n까지 순차적으로 페일 블록의 어드레스가 저장되는 영역으로 정의되는 X-스크램블 메모리에 저장하도록 패턴 프로그램을 작성하여,
    저장된 페일 정보를 패턴 프로그램에서 간접 어드레스 접근으로 페일 블록 어드레스를 불특정 임의의 레지스터에 가져와 자유로이 패턴 프로그래밍에 사용하는 것을 특징으로 하는 낸드형 플래시 메모리의 테스트 방법.
  3. 삭제
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