JP2000011693A - データ転送装置、メモリデバイス試験装置、データ転送方法及びメモリデバイス試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 不良解析メモリ部１００からメモリ不良救済
解析部２００に、フェイル信号を高速で転送するメモリ
デバイス試験装置を提供する。 【解決手段】 不良解析メモリ部１００が、データ格納
メモリ１１０とコンパクトメモリ１２０を備える。デー
タ格納メモリ１１０は、少なくとも２つの部分アドレス
空間に分割され、分割された部分アドレス空間が、コン
パクトメモリ１２０のアドレスに割り付けられる。アド
レス発生制御部１２５が、コンパクトメモリ１２０に格
納されたデータを読み出す。アドレス生成部１３２が、
部分アドレス信号１４１と詳細アドレス信号１４２に基
づいて、メモリアドレス信号１４３を生成する。詳細ア
ドレス信号１４２は、アドレス発生制御部１２５により
インクリメントされ、フェイル信号が格納された部分ア
ドレス空間のデータが、メモリ不良救済解析部２００に
転送される。コンパクトメモリ１２０から読み出された
データに不良情報がなければ、対応する部分アドレス空
間のデータは転送されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリからデータ
を転送する技術に関し、特に、メモリデバイス試験装置
で利用されるデータ転送技術に関する。

【０００２】

【従来の技術】図１は、メモリデバイス試験装置におい
て、不良メモリデバイスを救済するために、不良解析メ
モリ部１０に格納されたフェイル信号を、メモリ不良救
済解析部３０に転送する従来の構成を示す。

【０００３】不良解析メモリ部１０は、データ格納メモ
リ１２、アドレス発生制御部１４、アドレスポインタ１
６、マルチプレクサ１８及びデータ格納メモリ用レジス
タ２０を備える。メモリ不良救済解析部３０は、フェイ
ルバッファメモリ３４及びアドレスポインタ３６を備え
る。メモリデバイスに不良セルがある場合には、その不
良の内容を示すフェイル信号９１が、被試験メモリデバ
イスの不良セルのアドレス信号６５に対応する、データ
格納メモリ１２のアドレスに格納される。アドレス信号
６５は、マルチプレクサ１８の０側の入力を通ってデー
タ格納メモリ１２に入力される。データ格納メモリ１２
は、試験されるメモリデバイスと同じ容量を持つ。

【０００４】アドレスポインタ１６は、クロック信号に
よりインクリメントされたアドレス信号を出力する。ア
ドレスポインタ１６で生成されるアドレス信号は、マル
チプレクサ１８の１側の入力を通ってデータ格納メモリ
１２のアドレスピンに入力される。このとき、データ格
納メモリ１２の制御ピンには、読出し要求信号が入力さ
れ、データ格納メモリ１２に格納されたフェイル信号を
含むデータが、メモリ不良救済解析部３０に読み出さ
れ、転送される。

【０００５】メモリ不良救済解析部３０のアドレスポイ
ンタ３６は、アドレスポインタ１６に入力されたクロッ
ク信号と実質的に同一のクロック信号を受け取る。アド
レスポインタ３６は、フェイルバッファメモリ３４にア
クセスするアドレス信号を生成する。生成されるアドレ
ス信号は、クロック信号によりインクリメントされる。
アドレスポインタ３６で生成されるアドレス信号と、デ
ータ格納メモリ１２から出力された転送データ信号２２
が、同期してフェイルバッファメモリ３４に入力され
る。フェイルバッファメモリ３４の制御ピンには、書込
み要求信号が入力され、アドレスポインタ３６からフェ
イルバッファメモリ３４に入力されたアドレス信号によ
り指定されたアドレスに、転送データ信号２２が書込ま
れる。データ格納メモリ用レジスタ２０は、データ格納
メモリ１２の終了アドレスの値を格納している。アドレ
スポインタ１６によりインクリメントされた値が、アド
レス発生制御部１４で、データ格納メモリ用レジスタ２
０に格納された値と比較される。アドレスポインタ１６
による値と、データ格納メモリ用レジスタ２０の格納値
が一致すると、データ格納メモリ１２内のデータが全て
転送されたので、転送動作が終了する。それから、アド
レスポインタ１６およびアドレスポインタ３６は、それ
ぞれリセットされて、初期状態に戻される。

【０００６】

【発明が解決しようとする課題】図１に示される従来の
構成においては、不良セルの多少に関わらず、データ転
送時に、データ格納メモリ１２の開始アドレスから終了
アドレスまでの全てのデータが転送されなければならな
い。例えば、１アドレスに格納されたデータを読み出す
のにTread（秒）かかり、被試験メモリデバイスのアド
レスが６４Ｍワードであるとき、データ格納メモリ１２
に格納された全てのデータを転送するのに６４Ｍ×Trea
d（秒）かかる。このため、ＤＲＡＭ、ＳＤＲＡＭ等の
被試験メモリデバイスの容量が大きくなっていくにつれ
て、不良解析メモリ部１０からメモリ不良救済解析部３
０へのデータ転送時間が無視できなくなる。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、少なくとも２つの部分アドレス空間に分
割できるデータ格納メモリからデータを転送するデータ
転送装置を提供する。本発明によるデータ転送装置は、
前記部分アドレス空間のそれぞれに、転送すべき転送デ
ータがあるか否かを示す転送データ存在情報を格納する
コンパクトメモリと、前記コンパクトメモリからの出力
に基づいて、前記転送データを含む前記部分アドレス空
間を指定する部分アドレス信号を生成する部分メモリア
ドレス指定部と、前記部分メモリアドレス指定部から出
力された前記部分アドレス信号で示される前記部分アド
レス空間における前記転送データを読み出して転送する
読出しアドレス制御部とを備えたことを特徴とする。

【０００８】また、本発明は、メモリデバイスを試験す
るメモリデバイス試験装置であって、前記メモリデバイ
スを制御する制御信号、前記メモリデバイスにアクセス
するためのアドレス信号、及び前記メモリデバイスに書
き込むテストデータを表現するテストデータ信号を生成
するパターン発生器と、前記メモリデバイスを差込み、
前記パターン発生器が生成した制御信号及びアドレス信
号を与えることにより、前記メモリデバイスにテストデ
ータを書き込むこと及び前記メモリデバイスから前記テ
ストデータを読み出すことの可能なメモリデバイス差込
み部と、前記メモリデバイスに書き込むべく前記メモリ
デバイスに与えた前記テストデータと同一の期待値デー
タと、前記メモリデバイスに一旦書き込んだ後に読み出
した前記テストデータとを比較して、前記メモリデバイ
スに不良箇所がある場合に、不良の内容を示すフェイル
信号を出力する比較器と、前記メモリデバイスにおける
前記不良箇所のアドレスに対応するアドレスに、前記比
較器から出力された前記フェイル信号が書き込まれる、
少なくとも２つの部分アドレス空間に分割されるデータ
格納メモリと、前記部分アドレス空間に前記不良箇所が
あることを示す不良情報を格納するコンパクトメモリを
有する不良解析メモリ部と、前記データ格納メモリに書
き込まれた前記フェイル信号が転送されるメモリ不良救
済解析部とを備えたメモリデバイス試験装置を提供す
る。本発明のメモリデバイス試験装置によると、前記コ
ンパクトメモリに格納された前記不良情報に基づいて、
前記不良箇所を有する前記部分アドレス空間に書き込ま
れた前記フェイル信号が、前記メモリ不良救済解析部に
転送される。

【０００９】更に、本発明は、少なくとも２つの部分ア
ドレス空間に分割できるデータ格納メモリからデータを
転送するデータ転送方法を提供する。本発明によるデー
タ転送方法は、前記部分アドレス空間のそれぞれに、転
送すべき転送データがあるか否かを示す転送データ存在
情報を、前記データ格納メモリよりも記憶容量の小さい
コンパクトメモリに格納し、前記コンパクトメモリに格
納された前記転送データ存在情報に基づいて、前記転送
データを含む前記部分アドレス空間を指定する部分アド
レス信号を生成し、生成された前記部分アドレス信号で
示される前記部分アドレス空間における前記転送データ
を読み出して転送するステップを備える。

【００１０】更に、本発明は、少なくとも２つの部分ア
ドレス空間に分割されるデータ格納メモリを用いてメモ
リデバイスを試験するメモリデバイス試験方法であっ
て、前記メモリデバイスを制御する制御信号、前記メモ
リデバイスにアクセスするためのアドレス信号、及び前
記メモリデバイスに書き込むテストデータを表現するテ
ストデータ信号を生成し、前記メモリデバイスに前記パ
ターン発生器が生成した制御信号及びアドレス信号を与
えることにより、前記メモリデバイスにテストデータを
書き込み、前記メモリデバイスに書き込むべく前記メモ
リデバイスに与えた前記テストデータと同一の期待値デ
ータと、前記メモリデバイスに一旦書き込んだ後に読み
出した前記テストデータとを比較して、前記メモリデバ
イスに不良箇所がある場合に、不良の内容を示すフェイ
ル信号を出力し、前記メモリデバイスにおける前記不良
箇所のアドレスに対応する、前記データ格納メモリのア
ドレスに、前記フェイル信号を書き込み、前記部分アド
レス空間に前記不良箇所があることを示す不良情報を、
前記データ格納メモリよりも記憶容量の小さいコンパク
トメモリに書き込み、前記不良情報に基づいて、前記不
良箇所を有する前記部分アドレス空間に書き込まれた前
記フェイル信号を転送するステップを備えることを特徴
とするメモリデバイス試験方法を提供する。

【００１１】

【発明の実施の形態】図２は、被試験メモリデバイス８
１の不良解析を行う、メモリデバイス試験装置４０を示
す。このメモリデバイス試験装置４０は、タイミング発
生器５０、パターン発生器６０、波形整形器７０、メモ
リデバイス差込部８０、論理比較器９０、不良解析メモ
リ部１００及びメモリ不良救済解析部２００を備える。

【００１２】タイミング発生器５０により発生された基
準クロック信号５１に従って、パターン発生器６０は、
被試験メモリデバイス８１にデータの書込みを要求する
制御信号６１、被試験メモリデバイス８１にアクセスす
るためのアドレス信号６２、及び被試験メモリデバイス
８１に書き込むテストデータを表現するテストデータ信
号６３を生成する。パターン発生器で生成された制御信
号６１、アドレス信号６２及びテストデータ信号６３
は、波形整形器７０に入力される。波形整形器７０は、
被試験メモリデバイス８１の特性に適合するように、タ
イミング発生器５０が生成する波形タイミング信号５２
に基づいて、制御信号６１、アドレス信号６２及びテス
トデータ信号６３の波形を整形する。波形整形器７０
は、波形を整形された制御信号７１、アドレス信号７
２、及びテストデータ信号７３をメモリデバイス差込部
８０に出力する。

【００１３】書込み要求信号である制御信号７１及びア
ドレス信号７２は、メモリデバイス差込部８０に差し込
まれたメモリデバイス８１の制御ピン及びアドレスピン
にそれぞれ入力され、テストデータ信号７３が、メモリ
デバイス８１のデータ入出力ピンからメモリデバイス８
１に書き込まれる。上述したように、制御信号７１、ア
ドレス信号７２及びテストデータ信号７３をメモリデバ
イス８１に入力するタイミングは、波形整形器７０によ
り定められる。

【００１４】テストデータ信号７３が書き込まれた後、
パターン発生器６０は、データの読出しを要求する制御
信号６１とアドレス信号６２を生成する。生成された制
御信号６１及びアドレス信号６２は、波形整形器７０で
波形を整形される。波形を整形された制御信号７１及び
アドレス信号７２が、メモリデバイス差込部８０からメ
モリデバイス８１の制御ピン及びアドレスピンにそれぞ
れ入力される。メモリデバイス８１は、入力された制御
信号７１及びアドレス信号７２に基づいて、論理比較器
９０に出力テストデータ信号８２を出力する。

【００１５】出力テストデータ信号８２が論理比較器９
０に出力されるのと同時に、パターン発生器６０で生成
される期待値データ信号６４が、論理比較器９０に出力
される。この期待値データ信号６４は、メモリデバイス
８１に書き込まれたテストデータ信号６１と同一の信号
パターンを有する。論理比較器９０は、出力テストデー
タ信号８２と期待値データ信号６４を比較して、これら
の信号が一致していれば被試験メモリデバイス８１が良
品であることを、これらの信号が一致しなければ被試験
メモリデバイス８１が不良品であることを判定する。論
理比較器９０は、排他的論理和回路であり、出力テスト
データ信号８２と期待値データ信号６４の値が異なれ
ば、フェイル信号"１"を出力する。

【００１６】近年、大容量で集積度の高いメモリデバイ
スの開発が進められてきている。大容量で高集積化され
た１個のメモリデバイス内に１つでも不良セルが存在す
るときに、そのメモリデバイス全体を不良とすると、生
産性（歩留まり）が上がらない。そのため、メモリデバ
イスに予め冗長構成を持たせ、不良セルを予備のメモリ
セルと置き換える方式がある。この方式によると、メモ
リデバイスに不良セルがある場合、メモリデバイスの製
造プロセスの過程において不良セルを予備セルに置き換
えることにより、全体としては良品であるメモリデバイ
スが製造される。そのために、メモリデバイス試験装置
４０にメモリ不良救済解析部２００が設けられる。メモ
リ不良救済解析部２００は、メモリデバイスにおける不
良セルのアドレスを検索し、検索された不良セルをどの
予備セルで置き換えるか、といった救済解を求める。

【００１７】被試験メモリデバイス８１が不良品である
とき、論理比較器９０から出力されたフェイル信号９１
が、不良解析メモリ部１００のアドレス信号６５で指定
されたアドレスに書き込まれる。不良解析メモリ部１０
０に書き込まれたフェイル信号９１は、メモリ不良救済
解析部２００に転送されて、メモリ不良救済解析部２０
０が、上述した救済解を求める。

【００１８】メモリ不良救済解析部２００にデータを転
送する前に、データ格納メモリ１２の特定のアドレス領
域に不良情報が存在しないことが予め分かっていると
き、そのアドレス領域をスキップすることができれば、
不良情報の転送に必要な時間は短くなる。不良解析メモ
リ部１００とメモリ不良救済解析部２００は、別ユニッ
トとして構成されており、ケーブルで接続されている。
しかし、そのアドレス領域をスキップするためには、ア
ドレス信号が、メモリ不良救済解析部２００にも伝送さ
れなければならない。例えば図１に示された不良解析メ
モリ部１０及びメモリ不良救済解析部３０の構成を用い
て、転送時に特定のアドレス領域をスキップするために
は、アドレス信号用のケーブルを増設させる必要があ
る。使用されるケーブルは、高価な専用ケーブルである
ので、受け渡し信号が増加して、ケーブル本数が増える
と、全体のコストが高くなる。ケーブル本数を削減する
ために、不良解析メモリ部１００とメモリ不良救済解析
部２００の間では、アドレス信号の受け渡しは行われな
い。

【００１９】図３は、本発明の不良解析メモリ部１００
及びメモリ不良救済解析部２００の詳細な構成を示すブ
ロック図である。不良解析メモリ部１００は、第１マル
チプレクサ１０９、データ格納メモリ１１０、コンパク
トメモリアドレス選択部１１８、第２マルチプレクサ１
１９、コンパクトメモリ１２０、アドレス発生制御部１
２５、読出しアドレス制御部１３０、部分メモリアドレ
ス指定部１３３、データ格納メモリ用レジスタ１３４、
及びコンパクトメモリ用レジスタ１３５を備える。読出
しアドレス制御部１３０は、詳細メモリアドレス指定部
１３１とアドレス生成部１３２を有する。メモリ不良救
済解析部２００は、アドレス発生制御部１４５、詳細メ
モリアドレス指定部１４８、部分メモリアドレス指定部
１４９、アドレス生成部１５０、及びフェイルバッファ
メモリ１６０を備える。

【００２０】データ格納メモリ１１０は、物理的に複数
のメモリデバイスを有してもよいが、全体として、被試
験メモリデバイス８１と同じワード数及び同じビット幅
を有する。例えば、被試験メモリデバイス８１が２５６
Ｍビットのメモリであるとき、データ格納メモリ１１０
は、１つの２５６Ｍビットのメモリで構成されることが
でき、また４つの６４Ｍビットのメモリから構成されて
もよい。新しく開発された大容量のメモリデバイス８１
を試験するとき、データ格納メモリ１１０は、従来から
存する小容量の複数のメモリで構成されてもよい。

【００２１】コンパクトメモリ１２０は、データ格納メ
モリ１１０と比して、非常に小さい容量を有する。フェ
イル信号９１が論理比較器９０から不良解析メモリ部１
００に書き込まれるとき、コンパクトメモリアドレス選
択部１１８が、データ格納メモリ１１０にアクセスする
アドレス信号６５から一部のビットを選択し、選択した
一部のビット信号をコンパクトメモリ１２０に出力す
る。

【００２２】データ格納メモリ用レジスタ１３４は、デ
ータ格納メモリ１１０の部分アドレス空間の終了アドレ
ス値を格納する。データ格納メモリ１１０が均等の大き
さの空間に分割されないとき、データ格納メモリ用レジ
スタ１３４は、各部分アドレス空間の終了アドレス値を
格納することができる。コンパクトメモリ用レジスタ１
３５は、コンパクトメモリ１２０の終了アドレス値を格
納する。

【００２３】図４は、データ格納メモリ１１０を４つの
部分アドレス空間（Ａ〜Ｄ）に分割して、各部分アドレ
ス空間をコンパクトメモリ１２０の１つのアドレスに割
り付けた例を示す。このデータ格納メモリ１１０は、ワ
ード数１Ｍ、ビット幅４のメモリである。図４に示され
る実施の態様において、データ格納メモリ１１０のアド
レスＦＡをＦＡ０−１９とし、コンパクトメモリ１２０
のアドレスＣＡをＣＡ０−１と設定する。例えば、アド
レスＣＡ０−１をデータ格納メモリ１１０のアドレスＦ
Ａ１８−１９に対応させることにより、データ格納メモ
リ１１０が４つの部分アドレス空間（Ａ〜Ｄ）に分割さ
れ、１つの部分アドレス空間が、コンパクトメモリ１２
０の１つのアドレスに割り付けられる。すなわち、デー
タ格納メモリ１１０のＦＡ＃０００００−３ＦＦＦＦ、
＃４００００−７ＦＦＦＦ、＃８００００−ＢＦＦＦＦ
及び＃Ｃ００００−ＦＦＦＦＦの部分アドレス空間が、
コンパクトメモリ１２０のアドレス＃０、＃１、＃２及
び＃３にそれぞれ割り付けられる。但し、他の実施の態
様としては、コンパクトメモリ１２０のアドレスＣＡ０
−１を、データ格納メモリ１１０のアドレスＦＡ０−１
９の任意の２ビットに対応させてもよい。

【００２４】発明の理解を容易にするために、ワード数
１Ｍ、ビット幅４のメモリデバイス８１を試験する場合
を考える。メモリデバイス８１が不良セルを有するとき
に、論理比較器９０から出力されたフェイル信号９１
を、データ格納メモリ１１０及びコンパクトメモリ１２
０に書き込む動作について説明する。第１マルチプレク
サ１０９と第２マルチプレクサ１１９は、予め０側の入
力を選択して、アドレス信号６５の受入れを可能にす
る。

【００２５】まず、フェイル信号９１をデータ格納メモ
リ１１０に書き込む動作について説明する。アドレス信
号６５が、第１マルチプレクサ１０９を通ってデータ格
納メモリ１１０に入力される。この実施の態様におい
て、データ格納メモリ１１０は、被試験メモリデバイス
８１と同一のワード数１Ｍ、ビット幅４の単一メモリで
ある。データ格納メモリ１１０が複数のメモリから構成
される場合、アドレス信号６５中の上位アドレスが、デ
コーダ（図示せず）によって一つのメモリを指定するチ
ップセレクタ信号にデコードされる。これにより、デー
タ格納メモリ１１０のアドレスが指定された後、フェイ
ル信号９１が、アドレス信号６５により指定されたデー
タ格納メモリ１１０のアドレスに書き込まれる。

【００２６】次に、フェイル信号９１をコンパクトメモ
リ１２０に書き込む動作について説明する。コンパクト
メモリアドレス選択部１１８が、例えばアドレス信号６
５の上位２ビット（ＦＡ１８−１９）を選択して、第２
マルチプレクサ１１９に出力する。従って、データ格納
メモリ１１０のＦＡ＃０００００−３ＦＦＦＦ、＃４０
０００−７ＦＦＦＦ、＃８００００−ＢＦＦＦＦ及び＃
Ｃ００００−ＦＦＦＦＦの各部分アドレス空間（Ａ〜
Ｄ）が、コンパクトメモリ１２０の対応するアドレス＃
０、＃１、＃２及び＃３のそれぞれに割り付けられる。
ある部分アドレス空間におけるフェイル信号９１が、コ
ンパクトメモリ１２０の対応するアドレスに書き込ま
れ、コンパクトメモリ１２０は、対応する部分アドレス
空間に不良箇所があることを示す不良情報を格納する。
フェイル信号９１が書き込まれるとき、コンパクトメモ
リ１２０は、格納されている不良情報とフェイル信号９
１との論理和をとり、格納されている不良情報を保持す
る。

【００２７】コンパクトメモリアドレス選択部１１８
は、アドレス信号６５の上位２ビット以外のビットを選
択してもよい。例えば、メモリデバイスの不良セルは、
特定のライン上にある全てのセルが不良となるラインエ
ラーとして存在する傾向がある。また、特定のアドレス
領域には不良セルがほとんど存在しないことが予め分か
っている場合もある。これらの場合には、不良セルのア
ドレスがなるべく少ない部分アドレス空間に含まれるよ
うに、部分アドレス空間を定めることが望ましい。そこ
でコンパクトメモリアドレス選択部１１８は、不良セル
をできるだけ少ない部分アドレス空間に含ませるよう
に、アドレス信号６５中の特定のビットを選択すること
ができる。

【００２８】図５は、被試験メモリデバイス８１の試験
の結果、フェイル信号９１が書き込まれたデータ格納メ
モリ１１０と、データ格納メモリ１１０の部分アドレス
空間に不良箇所があることを示す不良情報が格納された
コンパクトメモリ１２０を示す。図５において、"０"
は、論理比較器９０（図２）における比較の結果が一致
していたことを、"１"は、論理比較器９０における比較
の結果が不一致であったことを意味する。この試験結果
によると、この被試験メモリデバイス８１のアドレス＃
４００００におけるビット０及びアドレス＃ＢＦＦＦＦ
におけるビット２が不良である。そこで、コンパクトメ
モリ１２０には、部分アドレス空間Ｂのビット０に不良
箇所があること、及び、部分アドレス空間Ｃのビット２
に不良箇所があることを示す不良情報が書き込まれる。

【００２９】以下に、不良解析メモリ部１００にあるデ
ータ格納メモリ１１０に格納されたデータを、メモリ不
良救済解析部２００にあるフェイルバッファメモリ１６
０に転送するときの各構成要素の動作について説明す
る。不良解析メモリ部１００とメモリ不良救済解析部２
００の間では、用いるケーブル本数を少なくするため
に、クロック信号１７１、詳細アドレスインクリメント
信号１７２、部分アドレスインクリメント信号１７３及
び転送データ信号１８０が受け渡され、アドレス信号の
受け渡しは行われない。

【００３０】データ格納メモリ用レジスタ１３４は"３
ＦＦＦＦ"を、コンパクトメモリ用レジスタ１３５は"
３"を格納している。フェイルバッファメモリ１６０
は、データ格納メモリ１１０と同じ容量を有する。デー
タを転送する前には、第１マルチプレクサ１０９及び第
２マルチプレクサ１１９が、１側に切り換えられ、部分
メモリアドレス指定部１３３、詳細メモリアドレス指定
部１３１、部分メモリアドレス指定部１４９及び詳細メ
モリアドレス指定部１４８が、初期値０に設定される。

【００３１】アドレス発生制御部１２５が、コンパクト
メモリ１２０の各アドレスに格納された４ビットのデー
タを読み出す。まず、アドレス＃０におけるデータが読
み出される。コンパクトメモリ１２０のアドレス＃０に
格納されたデータは全て"０"である。このことは、デー
タ格納メモリ１１０の部分アドレス空間Ａに、不良セル
が存在しないことを示す。このため、コンパクトメモリ
のアドレス＃０に対応するデータ格納メモリ１１０の部
分アドレス空間Ａにおけるデータは、メモリ不良救済解
析部２００に転送されない。

【００３２】アドレス発生制御部１２５は、部分メモリ
アドレス指定部１３３に、部分アドレスインクリメント
信号１７３を出力する。部分メモリアドレス指定部１３
３は、部分アドレスインクリメント信号１７３に基づい
て、クロック信号１７１をカウントし、インクリメント
された部分アドレス信号１４１（値"＃１"）を出力す
る。同様に、部分メモリアドレス指定部１４９が、部分
アドレスインクリメント信号１７３に基づいて、部分メ
モリアドレス指定部１３３に入力されるクロック信号と
実質的に同一のクロック信号１７１をカウントし、部分
アドレス信号１７４（値"＃１"）を生成する。部分メモ
リアドレス指定部１３３で指定された部分アドレス信号
１４１（値"＃１"）が、第２マルチプレクサ１１９を通
ってコンパクトメモリ１２０に入力される。この部分ア
ドレス信号１４１に応答して、コンパクトメモリ１２０
のアドレス＃１にあるデータが、アドレス発生制御部１
２５に読み出される。

【００３３】図５に示されるコンパクトメモリ１２０の
アドレス＃１には、部分アドレス空間Ｂにおいて、デー
タ格納メモリ１１０のビット０に不良箇所があることを
示す不良情報が格納されている。アドレス発生制御部１
２５は、データ格納メモリ１１０の部分アドレス空間Ｂ
のアドレスを生成するために、読出しアドレス制御部１
３０を制御する。読出しアドレス制御部１３０は、詳細
メモリアドレス指定部１３１と、アドレス生成部１３２
を有する。詳細メモリアドレス指定部１３１は、データ
格納メモリ１１０の部分アドレス空間におけるメモリセ
ルのアドレスを指定する。アドレス生成部１３２が、詳
細メモリアドレス指定部１３１から詳細アドレス信号１
４２、及び部分メモリアドレス指定部１３３から部分ア
ドレス信号１４１を選択して、データ格納メモリ１１０
にアクセスするメモリアドレス信号１４３を生成する。
同様に、アドレス生成部１５０が、詳細メモリアドレス
指定部１４８から詳細アドレス信号１７５、及び部分メ
モリアドレス指定部１４９から部分アドレス信号１７４
を選択して、フェイルバッファメモリ１６０にアクセス
するメモリアドレス信号１７６を生成する。

【００３４】図６は、アドレス生成部１３２及び１５０
で生成されるメモリアドレス信号１４３及び１７６のフ
ォーマットの一例を示す。アドレス生成部１３２及び１
５０は、コンパクトメモリアドレス選択部１１８で選択
されたビットに基づいて、メモリアドレス信号１４３及
び１７６のフォーマットを形成する。この例において
は、詳細メモリアドレス指定部１３１及び１４８から出
力される詳細アドレス信号１４２及び１７５（値"＃
０"）が、アドレスＦＡ０−１７に割り付けられ、部分
メモリアドレス指定部１３３及び１４９から出力される
部分アドレス信号１４１及び１７４（値"＃１"）が、ア
ドレスＦＡ１８−１９に割り付けられている。生成され
るアドレスは、２進法で示すと＃01000000000000000000
となり、１６進法で示すと＃４００００である。このア
ドレスは、部分アドレス空間Ｂの開始アドレスであるこ
とが分かる。

【００３５】アドレス生成部１３２により生成されたメ
モリアドレス信号１４３は、データ格納メモリ１１０に
入力され、データ格納メモリ１１０から、アドレス＃４
００００に格納されたデータ（０００１）が読み出され
て、メモリ不良救済解析部２００に転送される。転送さ
れる転送データ信号１８０は、メモリアドレス信号１７
６により指定されるフェイルバッファメモリ１６０のア
ドレスに書き込まれる。それから、アドレス発生制御部
１２５で、詳細メモリアドレス指定部１３１で指定され
る詳細アドレス信号１４２（値"＃０"）が、データ格納
メモリ用レジスタ１３４に格納された値"３ＦＦＦＦ"と
比較される。詳細アドレス信号１４２（値"＃０"）が、
データ格納メモリ用レジスタ１３４に格納された値"３
ＦＦＦＦ"に一致しなければ、詳細アドレスインクリメ
ント信号１７２及びクロック信号１７１に基づいて、詳
細アドレス信号１４２の値がインクリメントされる。同
様に、詳細アドレス信号１７５の値が、詳細アドレスイ
ンクリメント信号１７２及びクロック信号１７１に基づ
いて、インクリメントされる。それから、アドレス生成
部１３２が、詳細アドレス信号１４２（値"＃１"）と部
分アドレス信号１４１（値"＃１"）を読み込んで、デー
タ格納メモリ１１０にアクセスするメモリアドレス信号
１４３を生成する。また、アドレス生成部１５０が、詳
細アドレス信号１７５（値"＃１"）と部分アドレス信号
１７４（値"＃１"）を読み込んで、フェイルバッファメ
モリ１６０にアクセスするメモリアドレス信号１７６を
生成する。このとき、生成されるアドレスは、２進法で
示すと＃01000000000000000001となり、１６進法で示す
と＃４０００１である。部分アドレス空間Ｂにおける全
てのデータが転送されるまで、この動作は繰り返され
る。

【００３６】詳細メモリアドレス指定部１３１が、"３
ＦＦＦＦ"を指定し、データ格納メモリ１１０のアドレ
ス＃７ＦＦＦＦにおけるデータがフェイルバッファメモ
リ１６０に転送された後、詳細アドレス信号１４２の
値"３ＦＦＦＦ"が、データ格納メモリ用レジスタ１３４
に格納された値"３ＦＦＦＦ"と比較される。詳細アドレ
ス信号１４２の値と、データ格納メモリ用レジスタ１３
４に格納された値とが一致することは、部分アドレス空
間Ｂにおける全てのデータが転送されたことを意味す
る。部分アドレス空間Ｂにおけるデータ転送が終了した
後、次の部分アドレス空間Ｃにおけるデータを転送する
ための準備が行われる。

【００３７】部分メモリアドレス指定部１３３の指定し
た部分アドレス信号１４１の値"１"が、コンパクトメモ
リ用レジスタ１３５に格納された値"３"と比較される。
部分アドレス信号１４１の値が、コンパクトメモリ用レ
ジスタ１３５に格納された値に一致しなければ、部分ア
ドレスインクリメント信号１７３及びクロック信号１７
１に基づいて、部分アドレス信号１４１の値がインクリ
メントされる。同様に、部分アドレス信号１７４の値
が、部分アドレスインクリメント信号１７３及びクロッ
ク信号１７１に基づいて、インクリメントされる。従っ
て、部分アドレス信号１４１及び１７４の値は、"２"と
なる。また、詳細アドレス信号１４２及び１７５が、"
０"にリセットされる。それから、次の部分アドレス空
間Ｃについて上記転送動作が行われる。

【００３８】部分メモリアドレス指定部１３３が、値"
２"を指定し、部分アドレス信号１４１（値"＃２"）
が、第２マルチプレクサ１１９を通ってコンパクトメモ
リ１２０に入力される。コンパクトメモリ１２０のアド
レス＃２には、部分アドレス空間Ｃのビット２に不良箇
所があることを示す不良情報が格納されている。アドレ
ス発生制御部１２５が、アドレス＃２に格納されたデー
タ（０１００）を読み出す。部分アドレス空間Ｃが不良
セルを有しているため、部分アドレス空間Ｂに関して説
明したように、部分アドレス空間Ｃにある全てのデータ
が転送される。

【００３９】部分アドレス空間Ｃの全データが転送され
た後、部分アドレス信号１４１（値"＃２"）が、コンパ
クトメモリ用レジスタ１３５に格納された値"３"と比較
される。部分アドレス信号１４１の値が、コンパクトメ
モリ用レジスタ１３５に格納された値に一致しないの
で、部分アドレスインクリメント信号１７３及びクロッ
ク信号１７１に基づいて、部分アドレス信号１４１及び
１７４の値がインクリメントされる。従って、部分アド
レス信号１４１及び１７４が、（値"＃３"）に設定され
る。また、詳細アドレス信号１４２及び１７５が、値"
０"にリセットされる。それから、次の部分アドレス空
間Ｄについて上記転送動作が行われる。

【００４０】部分メモリアドレス指定部１３３が、値"
３"を指定し、部分アドレス信号１４１（値"＃３"）
が、第２マルチプレクサ１１９を通ってコンパクトメモ
リ１２０に入力される。コンパクトメモリ１２０のアド
レス＃３には、不良箇所があることを示す不良情報が格
納されておらず、部分アドレス空間Ｄにあるデータは転
送されない。

【００４１】それから、部分アドレス信号１４１（値"
＃３"）が、コンパクトメモリ用レジスタ１３５に格納
された値"３"と比較される。比較の結果、部分アドレス
信号１４１の値が、コンパクトメモリ用レジスタ１３５
に格納された値に一致する。このことは、全ての部分ア
ドレス空間における全てのフェイル信号が転送されたこ
とを意味する。部分メモリアドレス指定部１３３で指定
された部分アドレス信号１４１の値と、コンパクトメモ
リ用レジスタ１３５に格納された値とが一致したとき、
不良解析メモリ部１００の転送動作は終了する。

【００４２】図７は、図３に基づいて説明したフェイル
信号転送のフローチャートを示す。本発明の転送ステッ
プが、スタート３００で開始される。ステップ３０１
で、部分アドレス信号１４１が"０"に設定され、ステッ
プ３０２で、詳細アドレス信号１４２が"０"に設定され
る。ステップ３０３で、部分アドレス信号１４１に基づ
いて、コンパクトメモリ１２０に格納されたデータが読
み出される。ステップ３０４で、読出しデータが０であ
るか否かがチェックされる。

【００４３】ステップ３０４で、読出しデータが０でな
いとき、チェックしたコンパクトメモリ１２０のアドレ
スに対応するデータ格納メモリ１１０の部分アドレス空
間には、フェイル信号が格納されていることが示され
る。転送ステップは、データ転送シーケンスに進む。デ
ータ転送シーケンスは、ステップ３０５から３０７で構
成される。ステップ３０５で、その部分アドレス空間の
最初のアドレスにおけるデータが読み出され、転送され
る。ステップ３０６で、詳細アドレス信号１４２の値
と、データ格納メモリ用レジスタ１３４に格納された部
分アドレス空間の終了アドレス値とが比較される。詳細
アドレス信号１４２の値が部分アドレス空間の終了アド
レス値に一致していなければ、転送ステップは、ステッ
プ３０７に進む。ステップ３０７で、詳細アドレス信号
１４２がインクリメントされ、このデータ転送シーケン
スは、次のアドレスに格納されたデータを転送するため
に、ステップ３０５に戻る。このデータ転送シーケンス
は、部分アドレス空間の全てのデータが転送されるまで
続けられる。ステップ３０６で、詳細アドレス信号１４
２と、データ格納メモリ用レジスタ１３４に格納された
終了アドレス値とが一致すると、転送ステップが、ステ
ップ３０８に進む。

【００４４】ステップ３０４で、読出しデータが０のと
き、チェックしたコンパクトメモリ１２０のアドレスに
対応するデータ格納メモリ１１０の部分アドレス空間に
は、フェイル信号が格納されていないことが示される。
従って、この部分アドレス空間におけるデータは転送さ
れず、転送ステップはステップ３０８に進む。

【００４５】ステップ３０８で、部分アドレス信号１４
１の値と、コンパクトメモリ用レジスタ１３５に格納さ
れたコンパクトメモリ１２０の終了アドレス値とが比較
される。部分アドレス信号１４１の値が、コンパクトメ
モリ用レジスタ１３５に格納された終了アドレス値と一
致していなければ、転送ステップはステップ３０９に進
み、部分アドレス信号１４１がインクリメントされる。
それから、転送ステップは、ステップ３０２に戻り、次
の部分アドレス空間をチェックする。

【００４６】ステップ３０８で、部分アドレス信号１４
１の値が、コンパクトメモリ用レジスタ１３５に格納さ
れた終了アドレス値と一致していれば、転送ステップ
は、ステップ３１０に進んで、終了する。

【００４７】データ格納メモリ１１０に格納された全て
のフェイル信号がフェイルバッファメモリ１６０に転送
されると、詳細メモリアドレス指定部１３１、部分メモ
リアドレス指定部１３３、詳細メモリアドレス指定部１
４８及び部分メモリアドレス指定部１４９は、それぞれ
初期値０に設定されて、次のメモリデバイスの試験に備
える。フェイルバッファメモリ１６０に転送されたデー
タは、後で救済解析に用いられる。

【発明の効果】本発明は、不良情報を有する部分アドレ
ス空間のデータのみを転送することによって、データの
高速転送が可能となる、という効果を奏する。

【図面の簡単な説明】

【図１】不良解析メモリ部１０からメモリ不良救済解析
部３０にフェイル信号を転送する従来の構成を示すブロ
ック図である。

【図２】メモリデバイス試験装置４０の全体構成を示す
ブロック図である。

【図３】不良解析メモリ部１００からメモリ不良救済解
析部２００にフェイル信号を転送する本発明の構成を示
すブロック図である。

【図４】データ格納メモリ１１０を４つの部分アドレス
空間（Ａ〜Ｄ）に分割して、その１つの部分アドレス空
間をコンパクトメモリ１２０の１つのアドレスに割り付
ける例を示す。

【図５】データ格納メモリ１１０に格納されたフェイル
信号、及びコンパクトメモリ１２０に格納された不良情
報の例を示す。

【図６】アドレス生成部１３２及び１５０で生成される
メモリアドレス信号のフォーマットを示す。

【図７】本発明のデータ転送フローチャートを示す。

【符号の説明】

１０・・・不良解析メモリ部、１２・・・データ格納メ
モリ、１４・・・アドレス発生制御部、１６・・・アド
レスポインタ、１８・・・マルチプレクサ、２０・・・
データ格納メモリ用レジスタ、２２・・・転送データ信
号、３０・・・メモリ不良救済解析部、３４・・・フェ
イルバッファメモリ、３６・・・アドレスポインタ、４
０・・・メモリデバイス試験装置、５０・・・タイミン
グ発生器、５１・・・基準クロック信号、５２・・・波
形タイミング信号、６０・・・パターン発生器、６１、
７１・・・制御信号、６２、７２・・・アドレス信号、
６３、７３・・・テストデータ信号、６４・・・期待値
データ信号、６５・・・アドレス信号、７０・・・波形
整形器、８０・・・メモリデバイス差込部、８１・・・
メモリデバイス、８２・・・出力テストデータ信号、９
０・・・論理比較器、９１・・・フェイル信号、１００
・・・不良解析メモリ部、１０９・・・第１マルチプレ
クサ、１１０・・・データ格納メモリ、１１８・・・コ
ンパクトメモリアドレス選択部、１１９・・・第２マル
チプレクサ、１２０・・・コンパクトメモリ、１２５・
・・アドレス発生制御部、１３０・・・読出しアドレス
制御部、１３１・・・詳細メモリアドレス指定部、１３
２・・・アドレス生成部、１３３・・・部分メモリアド
レス指定部、１３４・・・データ格納メモリ用レジス
タ、１３５・・・コンパクトメモリ用レジスタ、１４１
・・・部分アドレス信号、１４２・・・詳細アドレス信
号、１４３・・・メモリアドレス信号、１４５・・・ア
ドレス発生制御部、１４８・・・詳細メモリアドレス指
定部、１４９・・・部分メモリアドレス指定部、１５０
・・・アドレス生成部、１６０・・・フェイルバッファ
メモリ、１７１・・・クロック信号、１７２・・・詳細
アドレスインクリメント信号、１７３・・・部分アドレ
スインクリメント信号、１７４・・・部分アドレス信
号、１７５・・・詳細アドレス信号、１７６・・・メモ
リアドレス信号、１８０・・・転送データ信号、２００
・・・メモリ不良救済解析部

Claims (28)

【特許請求の範囲】
1. 【請求項１】 少なくとも２つの部分アドレス空間に分
   割できるデータ格納メモリからデータを転送するデータ
   転送装置であって、 前記部分アドレス空間のそれぞれに、転送すべき転送デ
   ータがあるか否かを示す転送データ存在情報を格納する
   コンパクトメモリと、 前記コンパクトメモリからの出力に基づいて、前記転送
   データを含む前記部分アドレス空間を指定する部分アド
   レス信号を生成する部分メモリアドレス指定部と、 前記部分メモリアドレス指定部から出力された前記部分
   アドレス信号で示される前記部分アドレス空間における
   前記転送データを読み出して転送する読出しアドレス制
   御部とを備えたことを特徴とするデータ転送装置。
2. 【請求項２】 前記読出しアドレス制御部は、前記部分
   アドレス空間内における前記転送データの記憶位置を指
   定する詳細アドレス信号を生成する詳細メモリアドレス
   指定部を有することを特徴とする請求項１に記載のデー
   タ転送装置。
3. 【請求項３】 前記読出しアドレス制御部は、前記部分
   メモリアドレス指定部から出力される前記部分アドレス
   信号と、前記詳細メモリアドレス指定部から出力される
   前記詳細アドレス信号に基づいて、前記データ格納メモ
   リにアクセスするメモリアドレス信号を生成するアドレ
   ス生成部を有することを特徴とする請求項２に記載のデ
   ータ転送装置。
4. 【請求項４】 前記アドレス生成部は、前記部分メモリ
   アドレス指定部から出力される前記部分アドレス信号
   を、前記メモリアドレス信号のいずれのビットとするか
   を設定することができることを特徴とする請求項３に記
   載のデータ転送装置。
5. 【請求項５】 前記アドレス生成部は、前記部分メモリ
   アドレス指定部から出力される前記部分アドレス信号
   を、前記詳細メモリアドレスから出力される前記詳細ア
   ドレス信号の上位ビットとして、前記データ格納メモリ
   にアクセスする前記メモリアドレス信号を生成すること
   を特徴とする請求項３に記載のデータ転送装置。
6. 【請求項６】 メモリデバイスを試験するメモリデバイ
   ス試験装置であって、 前記メモリデバイスを制御する制御信号、前記メモリデ
   バイスにアクセスするためのアドレス信号、及び前記メ
   モリデバイスに書き込むテストデータを表現するテスト
   データ信号を生成するパターン発生器と、 前記メモリデバイスを差込み、前記パターン発生器が生
   成した制御信号及びアドレス信号を与えることにより、
   前記メモリデバイスにテストデータを書き込むこと及び
   前記メモリデバイスから前記テストデータを読み出すこ
   との可能なメモリデバイス差込み部と、 前記メモリデバイスに書き込むべく前記メモリデバイス
   に与えた前記テストデータと同一の期待値データと、前
   記メモリデバイスに一旦書き込んだ後に読み出した前記
   テストデータとを比較して、前記メモリデバイスに不良
   箇所がある場合に、不良の内容を示すフェイル信号を出
   力する比較器と、 前記メモリデバイスにおける前記不良箇所のアドレスに
   対応するアドレスに、前記比較器から出力された前記フ
   ェイル信号が書き込まれる、少なくとも２つの部分アド
   レス空間に分割されるデータ格納メモリと、前記部分ア
   ドレス空間に前記不良箇所があることを示す不良情報を
   格納するコンパクトメモリを有する不良解析メモリ部
   と、 前記データ格納メモリに書き込まれた前記フェイル信号
   が転送されるメモリ不良救済解析部とを備え、 前記コンパクトメモリに格納された前記不良情報に基づ
   いて、前記不良箇所を有する前記部分アドレス空間に書
   き込まれた前記フェイル信号が、前記メモリ不良救済解
   析部に転送されることを特徴とするメモリデバイス試験
   装置。
7. 【請求項７】 前記不良解析メモリ部が、前記コンパク
   トメモリに格納された前記不良情報に基づいて、前記メ
   モリ不良救済解析部に転送すべき前記フェイル信号が書
   き込まれた前記部分アドレス空間を指定する第１部分ア
   ドレス信号を生成する第１部分メモリアドレス指定部を
   更に有することを特徴とする請求項６に記載のメモリデ
   バイス試験装置。
8. 【請求項８】 前記不良解析メモリ部が、前記第１部分
   メモリアドレス指定部から出力された前記第１部分アド
   レス信号で指定される前記部分アドレス空間における前
   記フェイル信号を読み出して転送する読出しアドレス制
   御部を更に有することを特徴とする請求項７に記載のメ
   モリデバイス試験装置。
9. 【請求項９】 前記読出しアドレス制御部は、前記部分
   アドレス空間内における前記フェイル信号の記憶位置を
   指定する第１詳細アドレス信号を生成する第１詳細メモ
   リアドレス指定部を有することを特徴とする請求項８に
   記載のメモリデバイス試験装置。
10. 【請求項１０】 前記読出しアドレス制御部は、前記第
    １部分メモリアドレス指定部から出力される前記第１部
    分アドレス信号と、前記第１詳細メモリアドレス指定部
    から出力される前記第１詳細アドレス信号に基づいて、
    前記データ格納メモリにアクセスするメモリアドレス信
    号を生成するアドレス生成部を有することを特徴とする
    請求項９に記載のメモリデバイス試験装置。
11. 【請求項１１】 前記アドレス生成部は、前記第１部分
    メモリアドレス指定部から出力される前記第１部分アド
    レス信号と、前記第１詳細メモリアドレス指定部から出
    力される前記第１詳細アドレス信号を、前記メモリアド
    レス信号のいずれのビットとするかを設定することがで
    きることを特徴とする請求項１０に記載のメモリデバイ
    ス試験装置。
12. 【請求項１２】 前記アドレス生成部は、前記第１部分
    メモリアドレス指定部から出力される前記第１部分アド
    レス信号を、前記第１詳細メモリアドレス指定部から出
    力される前記第１詳細アドレス信号の上位ビットとし
    て、前記データ格納メモリにアクセスする前記メモリア
    ドレス信号を生成することを特徴とする請求項１０に記
    載のメモリデバイス試験装置。
13. 【請求項１３】 前記メモリ不良救済解析部が、前記第
    １部分メモリアドレス指定部が指定する前記部分アドレ
    ス空間に対応する、前記メモリ不良救済解析部中のアド
    レス空間を指定する第２部分アドレス信号を生成する第
    ２部分メモリアドレス指定部を有することを特徴とする
    請求項７から１２のいずれかに記載のメモリデバイス試
    験装置。
14. 【請求項１４】 前記第１部分メモリアドレス指定部及
    び前記第２部分メモリアドレス指定部は、実質的に同一
    のクロック信号をカウントし、前記第１部分メモリアド
    レス指定部は前記第１部分アドレス信号を生成し、前記
    第２部分メモリアドレス指定部は前記第２部分アドレス
    信号を生成することを特徴とする請求項１３に記載のメ
    モリデバイス試験装置。
15. 【請求項１５】 前記メモリ不良救済解析部が、前記第
    １詳細メモリアドレス指定部が指定する前記部分アドレ
    ス空間内における前記フェイル信号の記憶位置に対応す
    る、前記メモリ不良救済解析部中のアドレス空間内にお
    ける前記フェイル信号の記憶位置を指定する第２詳細ア
    ドレス信号を生成する第２詳細メモリアドレス指定部を
    有することを特徴とする請求項９から１４のいずれかに
    記載のメモリデバイス試験装置。
16. 【請求項１６】 前記第１詳細メモリアドレス指定部及
    び前記第２詳細メモリアドレス指定部は、実質的に同一
    のクロック信号をカウントし、前記第１詳細メモリアド
    レス指定部は前記第１詳細アドレス信号を生成し、前記
    第２詳細メモリアドレス指定部は前記第２詳細アドレス
    信号を生成することを特徴とする請求項１５に記載のメ
    モリデバイス試験装置。
17. 【請求項１７】 前記第１詳細メモリアドレス指定部が
    指定する第１詳細アドレス信号の値、及び前記第２詳細
    メモリアドレス指定部が指定する第２詳細アドレス信号
    の値を、所定の初期値に設定するリセット回路を更に備
    えることを特徴とする請求項１６に記載のメモリデバイ
    ス試験装置。
18. 【請求項１８】 少なくとも２つの部分アドレス空間に
    分割できるデータ格納メモリからデータを転送するデー
    タ転送方法であって、 前記部分アドレス空間のそれぞれに、転送すべき転送デ
    ータがあるか否かを示す転送データ存在情報を、前記デ
    ータ格納メモリよりも記憶容量の小さいコンパクトメモ
    リに格納し、 前記コンパクトメモリに格納された前記転送データ存在
    情報に基づいて、前記転送データを含む前記部分アドレ
    ス空間を指定する部分アドレス信号を生成し、 生成された前記部分アドレス信号で示される前記部分ア
    ドレス空間における前記転送データを読み出して転送す
    るステップを備えることを特徴とするデータ転送方法。
19. 【請求項１９】 前記転送するステップは、前記部分ア
    ドレス空間内における前記転送データの記憶位置を指定
    する詳細アドレス信号を生成するステップを有すること
    を特徴とする請求項１８に記載のデータ転送方法。
20. 【請求項２０】 前記転送するステップは、前記部分ア
    ドレス信号と、前記詳細アドレス信号に基づいて、前記
    データ格納メモリにアクセスするメモリアドレス信号を
    生成するステップを有することを特徴とする請求項１９
    に記載のデータ転送方法。
21. 【請求項２１】 前記転送するステップは、前記部分ア
    ドレス信号を、前記メモリアドレス信号のいずれのビッ
    トとするかを設定するステップを有することを特徴とす
    る請求項２０に記載のデータ転送方法。
22. 【請求項２２】 前記転送するステップは、前記部分ア
    ドレス信号を、前記詳細アドレス信号の上位ビットとし
    て、前記データ格納メモリにアクセスする前記アドレス
    信号を生成するステップを有することを特徴とする請求
    項２０に記載のデータ転送方法。
23. 【請求項２３】 少なくとも２つの部分アドレス空間に
    分割されるデータ格納メモリを用いてメモリデバイスを
    試験するメモリデバイス試験方法であって、 前記メモリデバイスを制御する制御信号、前記メモリデ
    バイスにアクセスするためのアドレス信号、及び前記メ
    モリデバイスに書き込むテストデータを表現するテスト
    データ信号を生成し、 前記メモリデバイスに前記パターン発生器が生成した制
    御信号及びアドレス信号を与えることにより、前記メモ
    リデバイスにテストデータを書き込み、 前記メモリデバイスに書き込むべく前記メモリデバイス
    に与えた前記テストデータと同一の期待値データと、前
    記メモリデバイスに一旦書き込んだ後に読み出した前記
    テストデータとを比較して、前記メモリデバイスに不良
    箇所がある場合に、不良の内容を示すフェイル信号を出
    力し、 前記メモリデバイスにおける前記不良箇所のアドレスに
    対応する、前記データ格納メモリのアドレスに、前記フ
    ェイル信号を書き込み、 前記部分アドレス空間に前記不良箇所があることを示す
    不良情報を、前記データ格納メモリよりも記憶容量の小
    さいコンパクトメモリに書き込み、 前記不良情報に基づいて、前記不良箇所を有する前記部
    分アドレス空間に書き込まれた前記フェイル信号を転送
    するステップを備えることを特徴とするメモリデバイス
    試験方法。
24. 【請求項２４】 前記転送するステップは、前記不良情
    報に基づいて、転送すべき前記フェイル信号が書き込ま
    れた前記部分アドレス空間を指定する部分アドレス信号
    を生成するステップを有することを特徴とする請求項２
    ３に記載のメモリデバイス試験方法。
25. 【請求項２５】 前記転送するステップは、前記部分ア
    ドレス空間内における前記フェイル信号の記憶位置を指
    定する詳細アドレス信号を生成するステップを有するこ
    とを特徴とする請求項２４に記載のメモリデバイス試験
    方法。
26. 【請求項２６】 前記転送するステップは、前記部分ア
    ドレス信号と、前記詳細アドレス信号に基づいて、前記
    データ格納メモリにアクセスするメモリアドレス信号を
    生成するステップを有することを特徴とする請求項２５
    に記載のメモリデバイス試験方法。
27. 【請求項２７】 前記転送するステップは、前記部分ア
    ドレス信号を、前記メモリアドレス信号のいずれのビッ
    トとするかを設定するステップを有することを特徴とす
    る請求項２６に記載のメモリデバイス試験方法。
28. 【請求項２８】 前記転送するステップは、前記部分ア
    ドレス信号を、前記詳細アドレス信号の上位ビットとし
    て、前記データ格納メモリにアクセスする前記メモリア
    ドレス信号を生成するステップを有することを特徴とす
    る請求項２６に記載のメモリデバイス試験方法。